课程设计(论文)_基于CPLD的简易数字频率计.docVIP

PAGE PAGE 22 一．设计总体思路，基本原理和框图 1.1.设计总体思路 数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。将使整个系统大大简化。提高整体的性能和可靠性。本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。 1.2.基本原理 ? 工作过程：脉冲发生器输入1Hz的标准信号，经过测频控制信号发生器2分频后产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。测量时，将被测信号通过信号整形电路，产生同频率的矩形波，输入计数器作为时钟。当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。最后将锁存的数值译码并在数码管上显示。 1.3.总体框图 清零信号 清零信号 待测信号 计数器 锁存器 译码信号 时钟信号 分频器 片选信号 译码器 显示器 片选 二．单元电路设计 2.1.分频电路模块 本次课程设计中，我们选择的是20分频。分频器在总电路中有两个作用。由总图框图中不难看出分频器有两个输出，一个给计数器，一个给锁存器。时钟信号经过分频电路形成了20分频后的门信号。另一个给锁存器作锁存信号，当信号为低电平时就锁存计数器中的数。 其电路图如图1. 图1 分频电路图 2.2.片选信号电路模块 此电路也有两用途。一是为后面的片选电路产生片选信号，二则是为模块ch（译码信号）提供选择脉冲信号。 其电路图如图2. 图2 片选信号电路图 2.3.计数器模块 计数器模块为该电路中的核心模块，它的功能是：当门信号为上升沿时，电路开始计算半个周期内被测信号通过的周期数，到下升沿后结束。然后送忘锁存器锁存。 其电路图如图3. 图3 计数器电路图 2.4.锁存器模块 该模块在分频信号的下降沿到来时，将计数器的信号锁存，然后送给编译模块中。 其电路图如图4. 图4 锁存器电路图 2.5.译码信号模块 该模块是对四个锁存器进行选择，按顺序的将四个锁存器中的数值送给译码模块中译码。其电路图如图5. 图5 译码信号电路图 2.6.片选模块 该模块接收到片选信号后，输出给显示器，选择显示那个显示管。 其电路图如图6. 图6 片选电路图 2.7.译码模块 译码模块的作用就是将译码信号模块中选择出的信号进行译码，并将其送给显示器。其电路图如图7. 图7 译码电路图 三．设计仿真与调试 3.1．分频电路模块的仿真 打开quartus II后，建立工程文件，然后输入程序，保存后编译。编译无错误既可以生成电路图。其仿真图如图8. 图8 分频电路仿真图 3.2.片选信号电路的仿真 其仿真图如图9. 图9 片选信号电路仿真图 3.3.计算器模块的仿真 其仿真图如图10. 图10 计算器电路仿真图 3.4.锁存器模块仿真 其仿真图如图11. 图11 锁存器电路仿真图 3.5.译码信号模块的仿真 其仿真图如图12. 图12 译码信号电路仿真图 3.6.片选模块的仿真 其仿真图如图13. 图13 片选电路仿真图 3.7.译码器模块 其仿真图如图14. 图14 译码电路仿真图 3.8.总电路图的仿真 将七个模块用导线相连，形成总电路图。其仿真图如图15. 图15 总电路仿真图 图15为总的电路图，图中alm为进位输出，clk为时钟信号，设为15us。Clr为清零信号，点电平清零，高电平计数。Q为显示输出端。Sel为片选，sig为被测信号，设为1us。图中显示结果为100111 0111111 1101101 为305.本电路为20分频。结果应为300，考虑延时误差，测量结果正确。 3.9