第2章C54x的硬件结构资料.pptVIP

2003.2.16 DSP原理及应用 ① 中央处理器CPU: 采用了哈佛结构、流水线技术。 哈佛结构 改进的哈佛结构 流水线技术 CB和DB用来传送从数据存储器读出的数据； EB用来传送写入存储器的数据。 ’C54x读/写操作占用总线情况 CPU包括下列基本部件： ① 40位算术逻辑运算单元ALU； ② 2个40位的累加器A和B； ③ 40位桶形移位寄存器； ④ 能完成乘法-加法运算的乘法累加器MAC； ⑤ 比较、选择、存储单元CSSU； ⑥ 指数编码器； ⑦ CPU状态和控制寄存器。 ⑧ 寻址单元 2.3.1 算术逻辑运算单元ALU 2.3.2 累加器A和B 2.3.3 桶形移位寄存器 2.3.4 乘累加器单元 乘法器/加法器单元由17×17 bit的硬件乘法器、40位专用加法器、符号位控制逻辑、小数控制逻辑、0检测器、溢出/饱和逻辑和16位的暂存器(T)等部分组成。 乘法器和ALU并行工作可在一个单指令周期内完成一次乘累加(MAC)运算。 CSSU单元主要完成累加器的高位字与低位字之间最大值的比较，即选择累加器中较大的字，并存储在数据存储器中。 CSSU单元支持通信领域的各种维特比(Viterbi)算法。该算法需要完成大量