第7章数字频率合成器的设计.ppt

第7章 数字频率合成器的设计 7.1 设计任务 7.2 设计方案论证 7.3 系统硬件设计 7.4 系统软件设计 7.5 系统设计总结  7.1 设计任务 设计一个数字频率合成器，该数字频率合成器的输出信号波形为正弦波，输出信号的频率为f0=0～1 MHz，频率最小步进间隔为0.08 Hz，输出电压峰—峰值为Up-p=0.3～5 V，供电电源为+5 V。 7.2 设计方案论证 7.2.1 MCU和锁相环路相结合的实现方案 MCU和锁相环路相结合的实现方案如图7.1所示。图中，在基本锁相环路的反馈支路中接入了具有高分频比的可变分频器，用MCU控制分频器的分频比就可得到若干个标准频率输出。为了得到所需的频率间隔，往往在电路中还加入一个前置分频器。 1. 前置分频器分频比的确定 由得 , 故  Δf=f0(N+1)-f0(N)= 式中Δf为频率间隔。 由 得 ，若f0的范围为f0 min～f0 max，则N对应有Nmin～Nmax。 7.2.2 MCU和DDS芯片相结合的实现方案 DDS的基本原理是利用采样定理，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理可用图7.2表示。  相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将频率控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。 用相位累加器输出的数据作为波形存储器(ROM)的相位取样地址，这样就可把存储在波形存储器内的波形抽样值(二进制编码)经查表查出，完成相位到幅值的转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。  利用 MCU和DDS芯片相结合的实现方案如图7.3所示。 7.3 系统硬件设计 7.3.1 单片机与AD9835接口电路设计 1. AD9835原理及结构 1) DDS工作原理 AD9835 中使用的DDS 技术从连续信号的相位φ出发，将一个余弦信号取样、量化、编码，形成一个余弦函数表存储在ROM 中。合成时改变相位增量，由于相位增量不同，一个周期内的取样点数也不同，这样产生的正弦信号频率也就不同，从而达到频率合成的效果。  在这里，余弦波信号本身是非线性的，而其相位是线性的（如图7.4 所示）。 因此，每隔一段时间Δt （时钟周期），有对应的相位变化ΔP，即  ΔP=ωΔt=2πfΔt （7.1） 从式（7.1）可得合成信号的频率f为  （7.2） 式中，fmt为固定时钟频率，fmt＝1／Δt。因此，通过改变相位值ΔP，就可以改变合成信号的频率f 。 DDS 芯片AD9835的原理框图如图7.5 所示。其中，相位累加器为32位，取其高12位作为读取余弦波形存储器的地址。当时钟使相位累加器的输出也即余弦ROM 寻址地址每递增频率设定为K时，对应的波形相位变化为 因此，改变相位累加器设定值K ，就可以改变相位值ΔΡ，从而改变合成信号频率f。 经简化，合成信号频率可由下式决定： 式中，fmt=50 MHz，由高稳定度晶体振荡器获得，K值在1K232之间，最低频率fmin=fmt/232，为0.0116 Hz，这就是频率合成器的频率分辨率。根据Nyquist采样定律可知，重建信号频率最高可达fmt/2，但通常取最高频率fmax=fmt/3。 2) AD9835芯片内部结构 AD9835内部结构框图如图7.6所示，它有一个32位相位累加器，两个32位频率寄存器F0和F1（用于设定K值），四个12位相位寄存器P0、P1、P2、P3。程控切换F0、F1时，可实现相位PSK调制。余弦函数表存储在ROM中。 32位相位累加器的输出值截取高12位后与12位相位寄存器Pi值相加，构成12位的相位地址，去寻址余弦ROM表，寻址得到的幅度值经10位的高速D/A转换后成为合成余弦信号。输出信号总谐波分量的畸变量