verilog4预览.ppt

由真值表可画出输出Z的卡诺图，得到输出函数： Verilog HDL程序代码是： * * Microelectronics School Xidian University module signal_maker( OUT, clk,reset ); parameter M=3; output OUT; input clk,reset; reg [M-1:0] counter; always @(posedge clk) if (!reset) counter=3b000; else counter=counter+1; assign OUT=counter[2]|((~counter[1])(~counter[0]))|(counter[1]counter[0]); endmodule 例4.3-10:用Verilog HDL设计伪随机码发生器 随机码是一种变化规律与随机码类似的二进制代码，可以作为数字通信中的一个信号源，通过信道发送到接收机，用于检测数字通信系统错码的概率，即误码率。 在传统的数字电路设计中，伪随机序列信号发生器是用移位存型计数器来实现的，反馈网络输入信号从移位寄存器的部分输出端（QN-1~Q0）中取出，它的输出端F反馈到移位寄存器的串行输入端。 * * Microelectronics School Xidian University