Verilog设计进阶课程.pptVIP

第6章 Verilog设计进阶 Verilog HDL行为语句 6.1 过程语句 initial always 在一个模块（module）中，使用initial和always语句的次数是不受限制的。initial语句常用于仿真中的初始化，initial过程块中的语句仅执行一次；always块内的语句则是不断重复执行的。 always过程语句使用模板 always @(敏感信号表达式event-expression) begin //过程赋值 //if-else，case，casex，casez选择语句 //while，repeat，for循环 //task，function调用 end “always”过程语句通常是带有触发条件的，触发条件写在敏感信号表达式中，只有当触发条件满足时，其后的“begin-end”块语句才能被执行。 敏感信号表达式“event-expression” 敏感信号表达式又称事件表达式或敏感信号列表，即当该表达式中变量的值改变时，就会引发块内语句的执行。因此敏感信号表达式中应列出影响块内取值的所有信号。若有两个或两个以上信号时，它们之间用“or”连接。 例如： @(a) //当信号a的值发生改变 @(a or b) //当信号a或信号b的值发生改变 @(posedge clock) //当clock 的上升沿到