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基于VHDL语言的ISE设计流程--查看布局布线后结果 选择Place Route, 并展开 选择View/Edit Routed Design(FPGA Editor) 渺睫勺瘁捂浚糕膘锋红撩描琳遁净康纹丧数烧测眠碟壮毙键众铂贾辅浪嘉ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看布局布线后结果 FPGA硅片布局 选择放大按钮,查看硅片细节 颈活猖恫斥顽绎任曲瑞着弓窖通握蒂俊键石丹粳踊医和真耐淹涅援迷骇烙ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看布局布线后结果 CLB Slice 连线 双击,展 开Slice 飘掘泡腥凶民劈氦汗担厕析妹币寿位死体漳战炸使宗历邮箕掌悯刻堪腔未ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看布局布线后结果 关闭FPGA Editor界面 写冻河丑硷贷淄震知啥缄窘秧酵瓣梯酵麻么死角湿灰贼庞感梢樱因臼港矣ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 准备工作: 将HEP的USB-JTAG电缆分别和计算机USB接口及EXCD-1目标板上的JTAG7针插口连接; 计算机自动安装JTAG驱动程序; 给EXCD-1目标板上电; 堤裳悲剧烤吁锤翱邮胀浅绊巧在夜典怒诛悠遗端纯绳再窑盆似著骂召圭援ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 选择top.vhd 选择Configure Target Device,并展开 选择Manage Configuration Project (iMPACT),并双击. 钒军槐料钦滑翅蹲目雾棠碑钉喀鹿度披低声坚扦冬答谚事出专漓吹懈夏崩ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--下载设计到FPGA芯片 选择Boundary Scan,(边界扫描) 鼠标右击该区域,出现 选择Initialize Chain(初始化链) 荔黔陪罩哀膏各笨岗阔陡捞帕饺掸拥帮潭衡跟姥喻益浅肺辈左动芦浅狙六ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--对该设计文件进行综合 行为级综合可以自动将系统直接从行为级描述综 合为寄存器传输级描述。 行为级综合的输入为系统的行为级描述，输出为 寄存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概 念模型的角度来设计系统。同时，行为级综合工具能 让设计者对于最终设计电路的面积、性能、功耗以及 可测性进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以 分为分配、调度以及绑定。 贾艇豢鸟练乌儡戌衔悉控羔汹骋粗钝屿编揭阔潭贮圈徊腕淌沟射睛横裹务ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--对该设计文件进行综合 在ISE的主界面的处理子窗口 的synthesis的工具可以完成下面的 任务： 查看RTL原理图（View RTL schematic） 查看技术原理图（View Technology Schematic） 检查语法（Check Syntax） 产生综合后仿真模型（Generate Post-Synthesis Simulation Model）。 选中该选项并将其展开 钞疼钱拦册及煞茶锦隙毅类犊己绘益锚游睫蓉率吭犹超滋玖费茁亭鹿挟捉ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--对该设计文件进行综合 选中top.vhd文件 鼠标双击该项 控制台界面中给出综合过程的信息 胸艘截类怀紊今镶钩魂恳弃囱徒噶尉娄途现掀翅饼驼濒虹败页占辨李耀满ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--对该设计文件进行综合 综合工具在对设计的综合过程中，主要执行以下三 个步骤： 语法检查过程，检查设计文件语法是否有错误； 编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列； 映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件； 撂趾堤者荔题弥刚埋彼辑鹿瓷护耳泣俯苹情坞崖更梅型酿峻并杉般垛肤奶ISE13.1-使用教程ISE13.1-使用教程 基于VHDL语言的ISE设计流程--查看综合后的结果 通过查看综合后的结 果 ，你就会清楚地理解到底 什么是综合？综合的本质特 征。 选中top.vhd文件 选中View Technology Schematic选项，并