《EDA技术及应用》第6章 VHDL设计应用实例.ppt

第6章 VHDL设计应用实例 1 教学内容: 6.1 8位加法器的设计 6.4 正负脉宽数控调制信号发生器的设计 6.5 数字频率计的设计 6.6 数字秒表的设计 2 教学重点： 各设计实例的设计思想，程序设计要点。 3 教学难点：各设计实例的设计思想，程序设计要点。 4 教学要求：在概括讲解各设计实例的设计思想、程序设计要点的基础上，通过统一安排的实验或自行上机与实践，增加学生的综合设计能力和调试能力。 5 课后作业：根据本章讲课内容自拟1～2个左右的作业题。 6.12.2 VHDL源程序 1. 闹钟控制器的设计 1）设计思路 闹钟控制器的外部端口如图6.38所示，各端口的作用如下： (1) ?CLK为外部时钟信号，RESET为复位信号。 (2) 当KEY为高电平(KEY=‘1’)时，表示用户按下数字键(“0”～“9”)。 (3) 当ALARM_BUTTON为高电平时，表示用户按下“ALARM”键。 (4) 当TIME_BUTTON为高电平时，表示用户按下“TIME”键。 (5) 当LOAD_NEW_A为高电平时，控制(闹钟时间寄存器)加载新的闹钟时间值。 (6) 当LOAD_NEW_C为高