《数字基带信号码型发生器》.docVIP

《FPGA设计》课程设计报告 数字基带信号码型发生器 专 业： 集 成 电 路 班 级： 电 子 0 6 0 4 数字基带信号码型发生器 一、实验目的 １.学习应用VHDL语言和相关码型转换原理实现基带码型转换。 ２.熟悉ISE软件的使用，和Xilinx FPGA开发板的使用。 ３.熟悉FPGA系统开发的流程和步骤。 4 .培养软件和硬件联合开发的能力和与小组成员分工合作的习惯。 二、ISE简介 本实验使用Xilinx公司的FPGA——Spartan 3E芯片，与芯片相搭配的开发软件是ISE，ISE可以完成FPGA开发的全部流程，即设计输入、仿真、综合、布局布线、生成BIT文件、配置及在线调试等。对大多数FPGA设计者来说，使用ISE即可完成设计任务。 ISE集成了很多实用工具，包括HDL编辑器HDL Editor、IP核生成器CORE Generator System、约束编辑器Constraints Editor、静态时序分析工具Static Timing Analyzer、布局规划工具Floorplanner、FPGA编辑工具FPGA Editor、功耗分析工具XPower、配置工具Impact、综合工具XST等。尤其是ISE集成环境Project Navigator、仿真工具ISE Simulator Lite（也可以使用Modelsim）、综合工具XST和配置工具Impact，这些是FPGA初学者先要掌握的。 三、实验原理 几种典型的基带码型 单极性非归零码（NRZ码）：这种传输码的零电平与正电平（或负电平）分别对应于二进制代码中的“0”码与“1”码。 双极性非归零码（SRZ码）：这种传输码的正、负电平分别对应于二进制代码中的“1”码与“0”码。 单极性归零码（RZ码）：在传送“1”码时发送一个宽度小于码元持续时间的归零脉冲；传送“0”码时不发送脉冲。 差分码（CFM码）：差分码利用前后码元电平的相对极性变化来传送信息，又称为相对码。 交替极性码（AMI码）：编码规则是，二进制代码中的“1”码由正、负极性交替的脉冲表示，其脉宽等于码元周期的一半；二进制代码中的“0”码由零电平表示。 分相码（FXM码）：每个码元用两个连续极性相反的脉冲表示。如“1”码用正、负脉冲表示，“0”码用负、正脉冲表示。 编码信号反转码（CMI码）：二进制代码中的“1”码交替地用“11”和“00”表示；“0”码则固定地用“01”表示。 2.码型转换原理 说明：1.“高位”为正负极性标志位，其中高电平（‘1’）表示负极性，低电平（‘0’）表示正极性； 2.“ ”表示高、低两种电平； 3.基带码发生器的原理框图 说明：双极性的码形需要数字部分+模拟电路来实现，图中没有包含模拟电路部分，输出信号为数字信号。对双极性的信号如双极性归零码（RZ）、交替极性码（AMI）码码形输出时引入正负极性标志位，而对双极性非归零码（NRZ）和差分码码形输出时由低电平表示负极性。 四、实验过程 建立新工程并设置并选择设备型号和仿真器； 新建VHDL文件，编写程序代码并检查语法错误； 新建波形仿真文件，设置clock和输入信号，并进行行为仿真； 分配FPGA引脚； 下载配置文件，使用板载的 USB 接口，通过 JTAG将 FPGA 设计直接下载到 Spartan－3E 的FPGA中； 五、VHDL文件及仿真分析 １.VHDL文件（基带传输码型变换程序） （1）编程思想 由于FPGA开发板上只有4个输入端和8个输出端，可通过3个输入端选择8种模式的16位序列dat_16，第四个输入端作为异步复位端。 由于片上时钟频率为5MHz，为了便于观察现象，可令这8种模式的序列的占空比逐渐增加。由于占空比越大，发光二极管越亮。这样就可以在下载后通过改变输入，观察NRZ信号输出端的亮度来确定程序是否正确执行。 基带传输码型变换程序的核心是通过16位移位寄存器来移出16位序列dat_16的最高位到锁存器latch_sig，再根据同步时钟产生一个控制占空比的信号latch_cnt，最后再根据这两个信号和码型变换的相关规则来决定码型输出信号的值。 （2）全部vhdl程序 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity HS_UJDM5 is Port (clk : in std_logic;