第七讲 组逻辑电路的Verilog设计.pptVIP

组合逻辑电路的Verilog设计 复习 组合逻辑电路的概念 组合逻辑电路的特点 组合逻辑的描述方法 常用的组合逻辑电路 描述设计的三种基本方式 数据流方式 ? assign语句 结构方式 ? 模块、原语实例化 行为方式 ? always、initial语句 Verilog描述组合逻辑电路 assign语句（被赋值类型？） always语句（敏感事件？赋值类型？） 门原语 基本门电路的Verilog描述 1. assign语句 assign out = a b; 2. 门原语 xor xor1(out, a, b); 三态门的Verilog描述 1. assign 语句 assign dout = en ? din : ‘bz; 2. 条件语句 if( en==1 ) dout = din; else dout = ‘bz; 全加器的Verilog描述 wire [3:0] x,y; wire cin; reg [3:0] sum; reg cout; 描述1：assign {cout, sum} = x + y + cin; 描述2：always @ ( x or y or cin) begin {cout,sum} = x + y +cin; end 描述3：。。。 比较器的Verilog描述 if 语句 always @ ( a or b ) begin if ( a = b) {agb, asb, aeb} = 3’b001; else if( ab ) {agb, asb, aeb} = 3’b100; else if( ab ) {agb, asb, aeb} = 3’b010; else {agb, asb, aeb} = 3’bxxx; end 2. case语句 编码器的Verilog描述 always @ (din) begin case(din) 8’b0000_0001: dout = 3’b000; 8’b0000_0010: dout = 3’b001; 8’b0000_0100: dout = 3’b010; 8’b0000_1000: dout = 3’b011; … 8’b1000_0000: dout = 3’b111; default : dout = 3’bx; endcase end 优先编码器的Verilog描述 always @ (din) begin casex(din) 8’b1xxx_xxxx: dout = 3’b111; 8’b01xx_xxxx: dout = 3’b110; 8’b001x_xxxx: dout = 3’b101; 8’b0001_xxxx: dout = 3’b100; … 8’b0000_0001: dout = 3’b000; default : dout = 3’bx; endcase end 多路选择器 always @＊ begin case (sel) 2’b00: Out = A; 2’b01: Out = B; 2’b10: Out = C; 2’b11: Out = D; default : Out = 0; endcase end 应用实例——CPU简单运算单元 具体电路结构 实现代码（1） module alu ( in1, in2, op, out ); input [15:0] in1, in2; input [3:0] op; output [15:0] out; wire [15:0] in1, in2; wire [3:0] op; reg [15:0] out; 实现代码（2） parameter Transfer = 4’b0001, Increase = 4’b0010,