《智能抢答器VHDL设计》.doc

电子科技大学光电信息学院 课程设计论文课程名称现代电子技术综合实验题目名称 基于VHDL语言的FPGA智能抢答器设计论文学 号姓 名指导老师陈学英起止时间11月11日-11月22日2013年 11月 21日 摘要智力抢答器作为一种快速准确判断选手抢答先后的比赛工具，现如今经常出现各类智力抢答，竞猜类比赛中。本文利用FPGA开发平台为基础，以VHDL语言进行编程，在ISE软件上进行开发，实现电视中比赛选手抢答器的各项功能。 其中，第二章简单介绍FPGA开发平台的特点、VHDL语言的特点，以及大体的开发流程。第三章主要介绍了开发软件ISE和仿真软件ModelSim的使用。第四章主要介绍智力抢答器的具体设计过程、原理设计、模块化设计。第五章主要对各个模块进行仿真测试，以及对最后的整个系统进行仿真测试。最后第六章，在基于整个系统仿真无误的前提下进行硬件编程下载，在实验硬件平台上测试设计结果和智力抢答器的实用性。并对这次试验进行总结。 目录 一、实验目的 二、实验任务与要求 三、实验原理、设计思路与方案 四、单元模块设计与仿真 模块功能、模块符号及端口说明、模块程序、仿真程序、仿真波形 五、系统模块设计 顶层模块设计、系统管脚适配表、编程文件、下载成功标志、硬件调试说明 六、结论实验目的在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器。通过抢答器的数显，灯光和音响等手段指示出第一抢答者。同时还可以设置定时、记分犯规及奖惩等多种功能。本设计采用手动抢答的方式，有人抢答后，系统自动封锁其他人的抢答按钮，使其不能再抢答，从而实现抢答功能。 ” LOC = L5; NET“XS[0]” LOC = G6; NET“XS[1]” LOC =E4; NET“XS[2]” LOC = F4; NET“XS[3]” LOC = G5; NET“XS[4]” LOC = H7; NET“XS[5]” LOC = J7; NET“NCS” LOC = D7; NET“DIG[0]” LOC = F8; NET“DIG[1]” LOC = D8; NET“DIG[2]” LOC = E7; NET“SEG[0]” LOC = A11; NET“SEG[1]” LOC = B12; NET“SEG[2]” LOC = A12; NET“SEG[3]” LOC = C12; NET“SEG[4]” LOC = C13; NET“SEG[5]” LOC = A13; NET“SEG[6]” LOC = B14; NET“BJ” LOC = E10;3.下载过程4.测试过程 程序下载完成后，数码管低两位显示20，表示倒计时数。最左边一位显示0，表示抢答成功的选手号码。按键分布：KEY-8键功能：开始、清零、复位。KEY- 1~6号键代表1~6号选手的抢答按钮。 （1）开始抢答，按下START键，报警器响，倒计时器从20秒开始递减 （2）如果有选手抢到（例如4号），则当时报警器响，数码管最左边一位显示抢到的选手号码：4 （3）如果20秒倒计时结束，没有选手抢到，则报警器响，倒计时器停在0秒，直到按下清零键 测试结果 测试图：六、结论本项目成功完成了一个倒计时20秒，可供6组线路同时抢答的带有报警功能的抢答器。their own conditions to develop the correct road, the maximum to avoid investment risk, gain profit.(three) vigorously promote the brand. To establish brand awareness, awareness of the use of brand, brand value, brand acquisition performance, enhance the competitive strength. Concentrated manpower, careful planning, packaging and publicity of a number of unique, market influence and coverage of the brand, the implementation of key breakthroughs, to enhance the competitive strength, walking business road the competition of alienation and characteristics, the pursuit of stability and development of t