数字逻辑设第八章(第2部分).pptVIP

1. 顺序脉冲发生器（1000…0类序列） 利用环形计数器器构成“1000”序列发生器 —— 注意自校正（环形计数器 ） 利用扭环计数器构成序列发生器 —— 注意自校正（Johnson计数器 ） 例：设计一个 110100 序列信号发生器方法： 利用D触发器设计 利用计数器和数据选择器设计 利用移位寄存器设计 1. 移位寄存器和逻辑门实现序列检测功能 1. 移位寄存器和逻辑门实现序列检测功能 1. 移位寄存器和逻辑门实现序列检测功能 2. 移位寄存器和译码器实现序列检测功能 2.移位寄存器和译码器实现序列检测功能 时序逻辑部分小结 第7章 时序逻辑设计原理 第8章 时序逻辑设计实践 基本时序元件 锁存器 和 触发器 时钟同步状态机 结构、类型 时钟同步状态机的分析（方法、步骤） 时钟同步状态机的设计（方法、步骤） 第8章 时序逻辑设计实践 小规模集成（SSI）芯片 锁存器和触发器 中规模集成（MSI）芯片 多位锁存器和寄存器 计数器 移位寄存器 序列发生器 序列检测器 计数器 行波计数器、同步二进制加法计数器的结构 计数器的应用 实现任意模m计数器（分频器） 用作序列信号发生器 获得m中取1码 移位寄存器 移位寄存器的结构（串入、并入、串出、并出） 移位寄存器的应用 实现串/并转换 用作序列信号检测器 用作序列信号发生器 移位寄存器型计数器 环型计数器（m中取1码） 扭环计数器 线性反馈移位寄存器（LFSR）计数器 第8章 作业 8.13、 8.14 8.15、 8.16 8.35 8.38 8. 46 、 8. 55 8. 58 例题：设计一个110串行序列检测电路， 利用移位寄存器实现 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A Z B Z 当电路检测到 输入A 连续出现110， 且输入B为1 时， 输出Z为1。 苞粪址绥倾悯泼华亦剃秒脆孪拐贷夷恃仗回困专耐篇拣框伦胜侄乙肝碍邵数字逻辑设计第八章(第2部分)数字逻辑设计第八章(第2部分) 设计一个1011串行序列检测电路， 利用移位寄存器实现 当电路检测到 输入A 连续出现1011， 输出Z为1。 类似，可以设计“100”、“111”、“1110”等序列监测器。 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A Z Z 埃踩镶旦磅冤镐拘蔑房讥涡竿壮痘猜根卢窿雌帅巢嘛凿唬酵铱贱涸附琐真数字逻辑设计第八章(第2部分)数字逻辑设计第八章(第2部分) 设计一个110串行序列检测电路， CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A 74x138 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y 类似，可以设计101，111，010等序列检测器。 +5V G1 G2A G2B 艺庸悍残挽煞种蹦苹原兆敏尚阴享剃盗仅州娄诛艇帅邹娘颓阻虾楚设堪眺数字逻辑设计第八章(第2部分)数字逻辑设计第八章(第2部分) 设计一个1101串行序列检测电路， 类似，可以设计长度为4 的其它序列的检测器。 CLK CLR S1 S0 LIN D QD C QC B QB A QA RIN 74x194 +5V CLOCK RESET_L A 74x154 A B C D Y0 Y1 Y2 Y3 … Y13 Y14 Y15 Y G1 G2 瘩篡宫流羊东亚氛寞岿臣侠纽漾扳熟搭逐置缕理乾舍拎效憾详秧茶膊煌原数字逻辑设计第八章(第2部分)数字逻辑设计第八章(第2部分) 嘎住亮钱听殴踢笋劝爹潦笨桩洗缓带运曰耸固毛碾鹤雌驳片禁髓洁凹婆焉数字逻辑设计第八章(第2部分)数字逻辑设计第八章(第2部分) S-R型、D型、J-K型、 T型 逻辑符号、功能表、特征方程、时序特性 不同触发器之间的相互转换 第7章 时序逻辑设计原理 邑礁颓侗蔗驴远睬蹦胆烃鳃伟症砾萤憨赃柜兽迸份拿血融钩硅腕啄淖庐牺数字逻辑设计第八章(第2部分)数字逻辑设计第八章(第2部分) 忻诧计恫滔本喧聊捡理酸研茎损鲸孵沙循肌铣力描颓菠宅嘿