2009年下期VHDL语言与EDA试卷B..docVIP

湖南人文科技学院 通 控 系电子信息工程专业2007级 2009-2010学年第1学期VHDL语言与EDA课程考核试卷(B) 考核方式: （闭卷) 考试时量：120 分钟 题 号 一 二 三 四 五 六 七 八 九 十 总分 合分人 复查人 实得分 得分 评卷 人 一、填空题：（每空1 分，共17分） 1、bit数据类型有________种取值。 2、用VHDL语言描述时钟脉冲clk的上升沿时可写为_________________________。 得分 评卷 人 3、在用Quartus II编译VHDL程序时，如果发现报出多条错误，每次首先要检查和纠正第___________条错误。 4、VHDL程序设计中常用的库有___________库、STD库、WORK库及VITAL库。 5、最一般和最常用的状态机通常都包含说明部分、___________、主控时序进程和辅助进程等几个部分。 6、在用VHDL语言设计电路时，一般要求文件名与_______名一致，后缀名是______。 8、在VHDL中，使用__________符号将注释与VHDL程序分开。 9、VHDL操作符NOT、AND和OR中优先级别最高的是________。 10、VHDL的子程序有__________和___________两种。 0 0 1 1 0 × × × × × 0 1 0 0 1 1 12、VHDL预定义的错误等级有Note(通报)、Warning(警告)、________和Failure(失败)。 13、DDS的核心是______________，改变___________控制字可改变输出正弦波的频率。 得分 评卷 人 二、判断题：（下列各题，正确的则在题前的括号内打“√”，错误的打“×”。每小题1分，共6分） （ ）1、VHDL和汇编语言都是硬件描述语言。 （ ）2、VHDL基本标识符中可以使用下划线“_”、字母和数字0~9。 （ ）3、VHDL程序可以转化成DSP Builder模块。 （ ）4、过程和函数都可以定义在进程内，而且，进程内定义的过程或函数可以被其他VHDL程序调用。 （ ）5、在16位CSIC CPU中，采用移位相加的方法实现乘法运算。 （ ）6、Case语句和生成语句都是并行语句。 三、简答题：（每小题5分，共20分） 1、简述使用MATLAB/DSP Builder开发FPGA的手动设计流程 2、VHDL语言中有哪几种端口模式，它们的区别是什么？ 3、简述进程语句的格式 4、如图所示，a [15..0]、b [15..0]及sel[2..0]电路comp的输入端，compout为电路的输出端，请写出与图相对应的VHDL程序的实体部分。 得分 评卷 人 四、选择题（下列各题中请选择一个最合适的答案的序号填在每小题相应的括号内，每小题2分，共16分） 1、进程中的信号赋值语句，其信号更新是（ ） A、立即完成 B、在进程的最后完成 C、按顺序完成 D、都不对 2、大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过（ ）实现其逻辑功能 A、可编程乘积项逻辑 B、查找表（LUT） C、输入缓冲 D、输出缓冲 3、不完整的if语句，其综合结果可实现（ ） A、时序逻辑电路 B、组合逻辑电路 C、双向电路 D、三态电路 4、状态机编码方式中，（ ）占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。 A、一位热码编码 B、顺序编码 C、状态位直接输出型编码 D、格雷码编码 5、关于VHDL中的数字，请找出以下数字中最大的一个（ ） A、2#1110# B、8#276# C、10#276# D、16#E# 6、VHDL语言是一种结构化设计语言；一个设计电路模块包括实体和结构体两部分，结构体描述（ ） A、电路模块的外部特性 B、电路模块的内部逻辑功能