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8051指令系统和程序设计 第8章 有限状态机 组织高效、清晰的时序电路 本章内容 8.1 有限状态机概念 8.2 有限状态机实例 8.1 有限状态机概念 有限状态机FSM(软件上称为FMM--有限消息机)。它把复杂的控制逻辑分解成有限个稳定状态，在每个状态上判断事件，变连续处理为离散数字处理，符合计算机的工作特点。 有限状态机状态的表示 常用枚举型数据类型表示状态 枚举型数据类型定义 TYPE my_enumeration1 IS(‘0’,’1’,’Z’); TYPE my_enumeration2 IS(st0,st1,st2); 使用所列枚举系列值表示枚举变量my_enumeration1、my_enumeration2 注意：st0、st1、st2由综合器自动赋值为00、01、10等 有限状态机实现 两个进程： 时序进程：只是将当前状态更新为下一个状态 组合进程：完成每个状态对应的任务、下一个状态的取值 8.2 有限状态机实例 例1：实现三个状态，每个状态停留1秒，第一个状态LED1亮，第二个状态LED1～2亮，第三个状态LED1～3亮，第三状态后又回到第一状态。 三个状态作如下定义： TYPE led_status IS （st0,st1,st2）; 两个状态变量： signal current_status，next_status：led_status； 例1-时序进程 Reg: process(clk) begin if clk’event and clk=‘1’ then current_status=next_status; end if; end process; 例1-组合进程 com:process(current_status) begin case current_status is when st0=led=“001”;next_status=st1; when st1=led=“011”;next_status=st2; when st2=led=“111’;next_status=st0; end case; end process; 例2 利用状态机实现A/D转换过程 利用VHDL实现对ADC0809的启动、转换、读数过程。 例2 ADC0809的几个状态 * * library ieee; use ieee.std_logic_1164.all; entity adc0809 is port( datain:in std_logic_vector(7 downto 0); eoc,clk:in std_logic; start,oe:out std_logic; q:out std_logic_vector(7 downto 0)); end adc0809 ; architecture behav of adc0809 is type states is ( st0,st1,st2,st3,st4); signal c_state,n_state:states:=st0; signal lock: std_logic; begin reg:process (clk) begin if clkevent and clk=1 then c_state=n_state; end if; end process reg; com: process (eoc,c_state,lock) begin case c_state is when st0 = start=0;lock=0;oe=0; n_state=st1; when st1 = start=1;lock=0;oe=0; n_state=st2; when st2 = start=0;lock=0;oe=0; if (eoc=1) then n_state=st3; else n_state=st2; end if; when st3 = start=0;lock=0;oe=1; n_state=st4; when st4 = start=0;lock=1;oe=1; n_state=st0; when others = n_state=st0; end case; if lockevent and lock=1 then q=datain; end if; end process com; end behav; 时序进程 clk 组合进程 I/O Next_status current_stat