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数字集成电路设计第三讲：CMOS集成电路的物理结构与制造工艺今天的话题集成电路里面的“工艺层级”概念MOSFET电路的物理结构CMOS 电路的层级与物理结构FET 阵列设计CMOS 集成电路的制造Design Abstraction LevelsSYSTEMMODULE+GATECIRCUITDEVICEGDSn+n+课前问题0.35微米工艺、22nm工艺、16nm工艺，这些长度单位指的是什么？今天的课程简介集成电路: 很多个晶体管在一个芯片上.Very Large Scale Integration (VLSI): 非常多的晶体管Metal Oxide Semiconductor (MOS) 晶体管快速, 低成本, 低功率的晶体管CMOS（互补型）: n- 与p-type 的互补今天的工作：教会每个人做一个CMOS集成电路！基本的CMOS逻辑门电路的物理实现晶体管的物理设计与工艺实现剩下的课程：如何做一个好的集成电路Fabrication and LayoutSlide 今天的话题集成电路里面的“材料层级”概念集成电路的物理结构1.互连线与互连线延迟2. MOSFET的物理结构CMOS 电路的层级与物理结构FET 阵列设计CMOS 集成电路的制造不同材料层级的多层叠加集成电路里的材料层级物理设计: 硅集成电路可以看成是一组形成图形的材料（工艺）层级的复杂集合体。金属 Metal(铜或者铝）绝缘体 Insulator (二氧化硅 即石英玻璃）半导体 Semiconductor （硅元素 )最简单的例子：两层材料层分层实现！！！Figure 3.1 Two separate material layers三维结构与表现形式两根导线：顶视图与侧视图对结构的表现侧视图显示工艺层级结构绝缘层将两个金属层分开，形成电气差异顶视图表示电路图形(Pattern)(a) Side view(b) Top viewFigure 3.2 Layers after the stacking process is completed三维结构与表现形式增加一根不相连的导线1. 覆盖一层绝缘层2. 化学机械平坦化（英语：Chemical-Mechanical Planarization, CMP）3. 增加金属层M2增加一层金属层M2：顶视图不显示绝缘体，但是M1/M2不相连！叠放顺序不由电路设计者决定，由制造工艺决定(a) Side view(b) Top viewFigure 3.3 Addition of another insulator and a second metal layer今天的话题集成电路里面的“材料层级”概念集成电路的物理结构1.互连线与互连线延迟2. MOSFET的物理结构CMOS 电路的层级与物理结构FET 阵列设计CMOS 集成电路的制造从最简单的讲起：互连线的电阻与电容从线电阻到互连线延迟逻辑门之间通过图形（Pattern）化的金属线实现互连。互联线 （Interconnect)不可能是理想的信号传递受到金属材料物理性质与尺寸的直接影响欧姆定律线电阻Rline: 不可避免的寄生（parasitic）电气特性希望线电阻约小越好(3.1)Figure 3.4 Symbol for a linear resistorConductivityCross sectional area A从最简单的讲起：互连线的电阻与电容线电阻Rline的大小(3.2)(3.3)( :conductivity 导电率)(3.4)( :resistivity 电阻率)Figure 3.5 Geometry of a conducting line(3.5)(电阻率、线长、截面积)ConductivityCross sectional area A薄层电阻模型在这个公式里哪些元素是工艺决定的？金属层厚度t 和导电率当l=w(3.6)(a) Top-view geometry薄层电阻模型n个薄层电阻Rs (a) Top-view geometry(b) Sheet resistance contributionsFigure 3.6 Top-view geometry of a patterned line互连线电容互连线同时也具有电容性电容存在于任意两个被“电气”分开的导体之间二氧化硅绝缘层分开了连接线层与半导体衬底层回忆一下平板电容的结构Figure 3.7 Circuit symbol for a capacitor(3.13)Figure 3.8 Geometry for calculating the line capacitance互连线时间延迟互连线寄生电阻Rline [Ω] 和电容 Cline [F]时间常数电路延迟互连线