1时序逻辑电路分析.ppt

4位同步二进制加法计数器74161/74LS161，其引脚图和功能表如下。 74161/74LS161的功能表 计数 1 1 1 1 保持 （但C=0） 0 × 1 1 × 保持 1 0 1 1 × 预置数 × × 0 1 直接置零 × × × 0 × 功能 ET EP CP 74161/74LS161是异步置零方式，即只要 为0，触发器立即被清零，不受CP控制。而某些同步计数器如74LS162、74LS163则用同步清零方式，在 为0且要CP到达时才能将触发器置零。 74161/74LS161的引脚图 74161/74LS161 CP D1 EP D2 GND C Q1 ET Q2 VCC Q3 Q0 D0 D3 单时钟同步十六进制加/减计数器74LS191，其引脚图和功能表如下。 74LS191是异步式置数，即只要 为0，D0～D3立即被置入Q0～Q3，不受CP控制。而74161则是同步式预置数，在 为0且要CP到达时才能进行预置数。C/B是进位/借位信号输出端，加计数且Q3Q2Q1Q0=1111时C/B=1，有进位输出；减计数且Q3Q2Q1Q0=0000时C/B=1，有借位输出。CPO是串行时钟输出端，当C/B=1时，在下一个CPI上升沿到达前输出一负脉冲。 74LS191的功能表 减法计数 1 1 0 加法计数 0 1 0 预置数 × 0 × × 保持 × 1 1 × 功能 CPI 74LS191 Q1 Q3 GND D0 CPO D2 C/B D3 VCC CPI Q0 Q2 D1 双时钟同步十六进制加/减计数器74LS193，其引脚图和功能表如下。 74LS193的置零和预置数都是异步式的，均不受CPU或CPD的控制。 是进位信号输出端，当Q3Q2Q1Q0=1111且加计数时钟CPU来到时 =0，有进位输出； 是借位信号输出端，当Q3Q2Q1Q0=0000且减计数时钟CPD来到时 =0，有借位输出。另外应注意：加到CPU和CPD上的计数脉冲在时间上应错开。 74LS193 Q1 CPD Q3 CPU GND D0 D1 D2 D3 VCC RD Q0 Q2 74LS193的功能表 减法计数 1 0 加法计数 1 0 预置数 0 0 × × 置零 × 1 × × 功能 CPU CPD RD — — 同步十进制加法计数器74160。 74160外部引线的配置、输入端的符号、引脚排列、功能表均与74161相同，区别仅在于74161是十六进制而74160是十进制。 同步十进制减法计数器有CC14522等。同步十进制加∕减计数器芯片有74LS190、 74LS168、 CC4510等，这些都是单时钟结构。 其中74LS190与同步十六进制加∕减计数器74LS191功能表相同、输入输出端的功能及用法完全类同。74LS192、CC40192等是双时钟同步十进制加∕减计数器。 常用的计数器产品的型号、功能、内部结构等等均可在《中国集成电路大全》TTL、CMOS分册或其它手册中查到。 二﹣五﹣十进制异步计数器74LS290的引脚图及功能表如下。 74LS290的功能表 计数 × 0 0 × 0 × 0 × 计数 × 0 × 0 × 置9 1 1 × 0 × 置零 × 0 1 1 功能 S92 S91 R02 R01 74LS290 S91 S92 N Q2 GND Q0 CP1 Q3 R01 VCC CP0 R02 N Q1 74LS290的引脚图 用74LS290可构成两种码制的十进制计数器。外部时钟送到CP0，Q0接CP1，则Q3Q2Q1Q0输出0000～1001的8421BCD码；若外部时钟送给CP1，Q3接CP0，则Q0Q3Q2Q1输出0000～1100的5421BCD码。 分析：计数时钟 CP 接入CP0、Q0 接 CP1 时的计数码制。 结论：该连接方式形成 8421 码。 CP0 CP CP1 Q1 Q3 Q2 Q0 ÷2 ÷5 0 0 0 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Q1 Q2 Q3 0 0 0 0 0 9 1 0 0 1 8 0 0 0 1 7 1 1 1 0 6 0 1 1 0 5 1 0 1 0 4 0 0 1 0 3 1 1 0 0 2 0 1 0 0 1 1 0 0 0 0 0 0 0 0 十进 制数 Q0 CP1 Q1 Q2 Q3 分析：计数时钟 CP 接入CP1、Q3 接 CP0 时的计数码制。 结论：该连接方式形成 5421 码。 0 0 0 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Q1 Q2 Q3 0 0 0 0 0 9 0 0 1 1 8 1 1 0 1 7 0