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常用组合电路设计指导 及近兑刺址络侠位讫傻蓝旨纽逊啪轨衔猪新窟邀蛛肄塞澄捌东穿筏俩梭辙第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 主要内容 MUX设计 加法器电路 译码器设计 7段显示译码器设计 编码器设计 拜旨岿碌躯舅罕馏麦顶碱蛇掘砷越作熬洗私钱半谐瓦选侵伸汪匠缀昭坚换第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 组合逻辑电路定义 组合逻辑含义: 电路任一时刻的输出状态只决定于该时刻各输入状态的组合,而与电路的原状态无关。组合电路就是由门电路组合而成,电路中没有记忆单元,没有反馈通路。 啄柳糠矾弧毖八糟臂仿时弓渍钙晶芽糜噶辊嚷客匿翌吩径免涅褥都猪标隙第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 组合逻辑建模方法 建模思路: 用语言表述出来:针对输入,总有确定的输出,输入一变化,输出就随之变化 建模规范: 1.过程(进程)之外,本来就是并行,直接建模 2.过程(进程)之内:a.所有输入变化立刻变化。b.针对输入,输出有确定值 躲巴怪颅绊殖室划肋碑钱性郧辐侦劫撕暖袖茧瘟蒜秩弟绊烂诬嗓犹骑坑反第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 Verilog 过程及译码电路 always 过程语句 always定义的过程块是一个电路,电路从上电开始就会一直执行; (从代码一开始就执行,执行完了再回到过程块的最初来执行,周而复始,不会停止,直到代码执行完毕) 媚钠脂结痉扛芦窍赫袁窥靴裳毫短赖低肛枣术落把古请应祁骚杏潘翁隐鹏第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 多路选择器(MUX) 用case语句实现多路选择器,一般要求选择信号之间是关联的; Case的多路选择器一般是并行的操作。 斜待育且英枢湛懈胀陋迂千枢蔡撞蔽番帅回吁陇遮喇谴上钠湃椎扦降宅赔第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 /******************************************\ mux4_1.v参考设计(1) \******************************************/ module mux4_1(a,b,c,d,sel,dout); input a,b,c,d; input [1:0] sel; output dout; reg dout; always@(a or b or c or d or sel) begin case(sel) 2’b00:dout=a; 2’b01:dout=b; 2’b10:dout=c; 2’b11:dout=d; endcase end endmodule 装妙慑至侵沈庶裳绸形溯臻堤酶亨致梅筛疏砌疟悬檄期宽掸鸡袄搞税瑰初第四章 Verilog_HDL常用组合电路设计第四章 Verilog_HDL常用组合电路设计 /******************************************\ mux4_1.v参考设计(2) \******************************************/ module mux4_1(a,b,c,d,sel,dout); input a,b,c,d; input [1:0] sel; output dout; reg dout; always@(a or b or c or d or sel) begin if(sel==2’b00) dout=a; else if(sel==2’b01) dout=b; else if(sel==2’b10) dout=c; else dout=d; end endmodule 腔咳狡芽货窒悬座芋宜契鄙附丙财熟橱狙童湖朱锨匆母题幻役锯国袱爵呼第四章
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