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PLD设计实例 本章中，我们将应用VHDL语言和电路原理图，在Altera公司的MAX+PLUS II软件平台上实现一些PLD设计实例。实例中所用的芯片是Altera公司可编程逻辑器件EPF10K10LC84-3，并将每一设计结果下载到杭州众和电子技术开发有限公司开发的EDA实验开发系统上进行验证和演示。 数字显示译码器 设计要求： 当每输入一脉冲信号时，数码管就显示一随脉冲信号递增的十六进制数，从数字1开始直至数字F。 设计方法： 此电路的设计框图如图4-1a所示。当低频的脉冲信号输入计数器后，七段译码器将计数器的输出译为相应的十六进制数，并由数码管显示出来。设计时，底层的计数器、译码器模块可由VHDL语言来实现；顶层的设计则可直接采用原理图输入法（图4-1b）。 图4-1a 数字显示译码器的设计框图 三．源程序和原理图： 四位二进制加法计数器cnt4b.vhd的VHDL源程序 七段译码器decl.vhd的VHDL源程序 图4-1b 数字显示译码器原理图 四．实验板配置： 本实例采用实验板中的第8种结构。时钟信号CLK1采用CLOCK1中的任何一组，CLK2采用CLOCK2中的1024HZ，按键5作为清零控制信号，按键6作为时钟使能信号，译码结果显示在数码管1上。 习题：设计一能递增显示各种不同符号的显示器，工作方式同此实例。 8位二进制并行加法器 设计要求： 当外加时钟信号的上升沿到达时，能实现8位二进制数并行相加，并输出和及进位信号。 设计方法： 多位加法器的构成有两种方式：并行和串行。并行加法器是一种超前进位加法逻辑电路，每位的进位只由加数和被加数决定，而与低位的进位无关，因而运算速度较快；串行加法器则是将全加器级联构成多位加法器，虽然电路比较简单，但运算速度较慢。并行加法器通常比串行级联加法器占用更多的资源，随着位数的增加，相同位数的并行加法器与串行加法器的容量差快速增大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡。 实验结果表明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器可以由4位二进制并行加法器串联构成。 本实例中的8位二进制并行加法器即是由2个4位二制并行加法器级联而成的。4位二制并行加法器由VHDL语言来实现；顶层的8位二进制并行加法器则通过原理图输入法将两个4位二进制加法器级连而成。 源程序和原理图： 4位二进制并行加法器add4b.vhd的VHDL语言源程序 图4-2 8位二进制并行加法器原理图 实验板配置： 本实例采用实验板中的第4种结构。低位的进位信号CIN通过按键输入，输出的进位信号用发光二极管D8来显示；加数A从低到高由按键1、2输入，被加数B从低到高由按键3、4输入，输出的和由数码管7、8显示。 习题：设计一8位二进制减法器。（提示：根据二进制数相减等于补码相加的道理，将减数的每一位取反，同时将加法器的借位输入cin0置高电平。注意，此种结构的减法器，其溢出或借位的输出电平是0。） 模可变8位二进制加法计数器 设计要求： 每当外加时钟上升沿到达时，8位计数器即累加一次。可变模通过2个选择位M1、M0来决定，要求当M1、M0取00、01、10、11四个数值时，分别可构成10进制、16进制、32进制、128进制4种加法计数方式。 设计方法： 采用VHDL语言进行设计，通过选择位M1、M0的不同取值来控制进位信号的产生，从而实现不同进制的计数器。 源程序： 模可变8位二进制加法计数器cnt8b.vhd的VHDL语言源程序 实验板配置： 本实例采用实验板中的第4种结构。时钟信号CLK采用CLOCK1中的任何一组，清零信号由按键8控制，选择位M的数值由按键1输入，输出结果在数码管7、8上显示。 习题：设计一4位模可变加减计数器。 秒表 设计要求： 当外加时钟信号的频率为1HZ，要求秒表能精确到1秒。 设计方法： 图4-3a 秒表的设计框图 电路的设计框图如图4-3a所示。由于秒钟是六十进制的，所以可通过一十进制计数器和一六进制计数器来完成时间的计数。整个设计采用自上而下的设计方法，底层的计数模块采用VHDL语言来实现，顶层则可直接采用原理图输入法。 三．源程序和原理图：