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数字系统设计实验报告 姓名： 学号： 班级： 实验1 加法器设计 实验目的 复习加法器的分类及工作原理。 掌握用图形法设计半加器的方法。 掌握用元件例化法设计全加器的方法。 掌握用元件例化法设计多位加法器的方法。 掌握用Verilog HDL语言设计多位加法器的方法。 学习运用波形仿真验证程序的正确性。 学习定时分析工具的使用方法。 实验内容及步骤 用图形法设计半加器，仿真设计结果。 半加器原理图 用元件例化的方法设计全加器，仿真设计结果。 全加器原理图 半加器符号 全加器符号 全加器时序仿真波形图 实验分析及心得体会 本次实验主要目的是熟悉Verilog HDL软件的使用，掌握实验设计的几种方法以及对于仿真波形的运用。在此基础上，对加法器的工作原理进行了回顾。本次实验对半加器、全加器进行了设计，并通过波形仿真对全加器进行了验证。 初次使用Verilog HDL，对其操作并不熟练，容易忘记点Set Project to Current File创建项目工程，导致无法进行后续实验。原理图设计完成后要进行保存、检查错误并对当前项目进行编译。如果文件存在错误或是警告，双击该消息到对应位置进行修改。最终将设计创建成一个图元进行调用。 实验2 译码器 实验目的 复习二进制译码器及显示译码器的构成及工作原理。 掌握用Verilog HDL语言设计二进制译码器的方法。 掌握用Verilog HDL语言设计显示译码器的方法。 进一步学习运用波形仿真验证程序的正确性。 实验内容及步骤 用Verilog HDL语言设计七段数码显示译码器，仿真设计结果，进行定时分析。 七段数码显示译码器程序decode4_7.v如下： module decode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0); output a,b,c,d,e,f,g; input D3,D2,D1,D0; reg a,b,c,d,e,f,g; always @(D3 or D2 or D1 or D0) begin case({D3,D2,D1,D0}) 0:{a,b,c,d,e,f,g}=7b1111110;1:{a,b,c,d,e,f,g}=7b0110000; 2:{a,b,c,d,e,f,g}=7b1101101;3:{a,b,c,d,e,f,g}=7b1111001; 4:{a,b,c,d,e,f,g}=7b0110011;5:{a,b,c,d,e,f,g}=7b1011011; 6:{a,b,c,d,e,f,g}=7b1011111;7:{a,b,c,d,e,f,g}=7b1110000; 8:{a,b,c,d,e,f,g}=7b1111111;9:{a,b,c,d,e,f,g}=7b1111011; default:{a,b,c,d,e,f,g}=7bx; endcase end endmodule 七段数码显示译码器的功能仿真波形如下图： 实验分析及心得体会 本次实验主要复习二进制译码器及显示译码器的构成及工作原理，用Verilog HDL语言对七段数码显示译码器进行设计，保存的文件名必须和模块名一致，否则会提示错误。文件扩展名一定要改为.v，方能对文本文件进行编译和仿真。对于output和reg的声明不能合并成一句，否则会有错误提示。对于波形图，使用功能仿真波形图对程序进行验证。实验中always @(D3 or D2 or D1 or D0)中的or左右都应有空格，缺少的话会存在编译错误。程序中的分号一定不要缺少，以至于影响程序的编译。 实验3 触发器设计 实验目的 复习JK触发器和D触发器的构成及工作原理。 掌握用Verilog HDL语言设计触发器的基本方法。 学习时序逻辑电路波形仿真方法。 实验内容及步骤 用Verilog HDL语言描述的D触发器程序D_ff.v如下： module D_ff(q,qn,d,clk,set,reset); input d,clk,set,reset; output q,qn;reg q,qn; always @(posedge clk or posedge set) begin if(set) begin q=1;qn=0;end else if(reset) begin q=0;qn=1b0;end else begin q=d; qn=~d; end end endmodule （2）