第5章 存储系统.ppt

5.7 虚拟存储器 Opteron中第一级和第二级指令、数据TLB的参数 参数 描述 块大小 1个 PTE（8字节） L1命中时间 1个时钟周期 L2命中时间 7个时钟周期 L1 TLB大小 指令和数据TLB都是40个PTE，其中32个用于 4KB大小的页面，8个用于2MB或4MB页面。 L2 TLB大小 指令和数据TLB都是512个PTE，用于4KB页面 块选择 LRU L1映像规则 全相联 L2映像规则 4路组相联 一个乱序执行处理器 每个时钟周期最多可以取出3条80x86指令，并将之转换成类RISC操作，然后以每个时钟周期3个操作的速率流出。 有11个并行的执行部件 在2006年，其12级定点流水线使得该处理器的最高时钟频率达到了2.8GHz。 虚地址：48位 物理地址：40位 通过两级TLB实现的从虚拟地址到物理地址的转换以及对两级数据Cache的访问情况 5.8 实例：AMD Opteron的存储器层次结构 5.8 实例：AMD Opteron的存储器层次结构 AMD Opteron存储器层次结构图 AlphaAXP21064地址转换过程 简介 工作过程 Alpha AXP 21064存储层次 5.6 并行主存系统 存储器能够每个存储周期读出m个CPU字。因此其最大带宽提高到原来的m倍 。 单体多字存储器的实际带宽比最大带宽小 优缺点 优点：实现简单 缺点：访存效率不高 5.6 并行主存系统 原因 ： 如果一次读取的m个指令字中有分支指令，而且分支成功，那么该分支指令之后的指令是无用的。 一次取出的m个数据不一定都是有用的。另一方面，当前执行指令所需要的多个操作数也不一定正好都存放在同一个长存储字中。 写入有可能变得复杂。 当要读出的数据字和要写入的数据字处于同一个长存储字内时，读和写的操作就无法在同一个存储周期内完成。 5.6 并行主存系统 多体交叉存储器：由多个单字存储体构成，每个体都有自己的地址寄存器以及地址译码和读/写驱动等电路。 问题：对多体存储器如何进行编址？ 存储器是按顺序线性编址的。如何在二维矩阵和线性地址之间建立对应关系？ 两种编址方法 高位交叉编址 低位交叉编址 （有效地解决访问冲突问题 ） 5.6.2 多体交叉存储器 5.6 并行主存系统 多体（m=4）交叉存储器 5.6 并行主存系统 高位交叉编址 对存储单元矩阵按列优先的方式进行编址 特点：同一个体中的高log2m位都是相同的 （体号） 处于第i行第j列的单元，即体号为j、体内地址为i的单元，其线性地址为： A＝j×n＋i 其中：j＝０，1，2，…，m－1 i＝０，1，2，…，n－1 一个单元的线性地址为A，则其体号j和体内地址i为： i ＝A mod n 5.6 并行主存系统 5.6 并行主存系统 把A表示为二进制数，则其高log2m位就是体号，而剩下的部分就是体内地址。 低位交叉编址 对存储单元矩阵按行优先进行编址 特点：同一个体中的低log2m位都是相同的 （体号 ） 5.6 并行主存系统 处于第i行第j列的单元，即体号为j、体内地址为i的单元，其线性地址为： A＝i×m＋j 其中：i＝０，1，2，…，n－1 j＝０，1，2，…，m－1 5.6 并行主存系统 一个单元的线性地址为A，则其体号j和体内地址i为： j＝A mod m 把A表示为二进制数，则其低log2m位就是体号，而剩下的部分就是体内地址。 例：采用低位交叉编址的存储器 由8个存储体构成、总容量为64。格子中的编号为线性地址。 5.6 并行主存系统 为了提高主存的带宽，需要多个或所有存储体能并行工作。 在每一个存储周期内，分时启动m个存储体。 如果每个存储体的访问周期是TM，则各存储体的启动间隔为： t=TM/m。 5.6 并行主存系统 增加m的值就能够提高主存储器的带宽。但是，由于存在访问冲突，实际加速比小于m。 通过一个模型分析并行主存系统的实际带宽 一个由m个独立分体组成的主存系统 CPU发出的一串地址为A1，A2，…，Aq的访存申请队列 存储控制器扫描这个队列，并截取从头起的A1，A2，…，Ak序列作为申请序列。 申请序列是满足以