EDA技术习题1.pptVIP

附录 VHDL保留字 abs acess after alias all and architecture array assert attribute begin block body buffer bus case component configuration constant disconnect downto else elsif end entity exit file for function generate generic group guarded if impure in inertial inout is label library linkage literal loop map mod nand new next nor not null of on open or others out package port postponded procedure process pure range record register reject rem report return rol ror select severity signal shard sla sll sra srl subtype then to transport type unaffected units until use variable wait when while with xnor xor 常用语法 声明与赋值 格式 SIGNAL 信号名：数据类型；－－声明信号 VARIABLE 变量名：数据类型；－－声明变量 CONSTANT 常数名：数据类型：＝设置值； 目标信号名=表达式；－－信号赋值 目标信号名:=表达式；－－变量赋值 范例 SIGNAL Data_S：Integer Range 0 To 1023；－－声明信号 VARIABLE Data_V： Integer Range 0 To 1023；－－声明变量 CONSTANT Data_C ：Integer ：＝15； Data_S=5；－－信号赋值 Data_V:=15；－－变量赋值 使用要点：信号名、变量名和常量名不可与VHDL保留字相同； 注意变量赋值的即时性与信号赋值的延时效应； 常用数据类型与端口类型相同 CASE 格式 CASE 表达式 IS WHEN 选择值[|选择值]＝顺序语句； －－若有多个选择值用“|”间隔； WHEN 选择值[|选择值]＝顺序语句； … WHEN OTHERS＝顺序语句； END CASE; ENTITY 格式 ENTITY 实体名 IS [GENERIC(常数名：数据类型：=设定值]－－类属参数说明 PORT（端口名1：端口方向 端口类型； 端口名2：端口方向 端口类型； … 端口名n：端口方向 端口类型 ）； END [实体名]； 1、信号与变量的区别 声明形式与赋值符号不同。变量声明为Variable，赋值符号为“：＝”;而信号声明为Signal，代入语句采用“=”代入符。 有效域不同。信号在结构体内、进程外定义，而变量在进程内定义。换句话说，信号的有效域为整个结构体，可在不同进程间传递数值；变量的有效域只是定义该变量的进程，不能为多个进程所用。 赋值操作的执行不同。在进程中，变量赋值语句一旦被执行，目标变量立即被赋予新值，在执行下一条语句时，该变量的值为上一句新赋的值；而信号的赋值语句即使被执行也不会使信号立即发生代入，下一条语句执行时，仍使用原来的信号值（信号是在进程挂起时才发生代入的）。 应用场合不同。在实际应用中，信号的行为更接近硬件的实际情况，因此应该更多地使用信号进行电路内部数据传递，只有在描述一些用信号很难描述的算法时才用到变量（也有人建议在同一进程内部传输的数据均采用变量表示，只有在需要进程间传递数据时才使用信号）。但在几种情况下，则必须采用变量下面介绍两种最典型的情况。 在LOOP语句中，若在一个循环体内需要对某一个数据进行多次操作，则必须用变量，因为对信号的多次赋值只有最后一次会生效。例如： VARIABLE Sum：Integer RANGE 0 TO 127 …