燕山大学数电第5章时序逻辑电路(免费阅读).pptVIP

强调进行信号最后那个特殊电平的宽度很重要！利用进位信号最有一个状态对应的电平（特殊电平）的宽度传递进位信息的。如果宽度是1个脉冲周期，则进1；但如果宽度是2个脉冲周期，则进2。这样就违背了进位规则了！ C2*对应的是只接EP的高位的进位信号，c2对应的是接ET或ET和EP的进位信号的波形 说明此进位信号的特殊电平为低电平，上升沿时刻对应进位时刻2008.4.22。分析如果是74161构成会怎样！2009.5.19 讨论如果改成并联方式可以否，在黑板上分析说明不可以，因为虽然Q3符合进位信号的规则，但高电平持续时间大于了一个CP周期，会造成进位错误！ 这个题要重点讲解，为下学期EDA课程设计做准备。注意如果用进位信号C，则不能接ET，因为ET=0时会将C置0！！ 如果74160(2)换成74161还是9*10^1+3*10^0=93进制，如果74160(1)换成74161则成为9*16^1+3*16^0=147进制。低位的模影响的高位的权重。2012.5.22 引入结构方程名词，直接代表电路结构的方程，包括输出方程和驱动方程！2012.5.22 引入结构方程名词，直接代表电路结构的方程，包括输出方程和驱动方程！2012.5.22 使相应控制端起作用（有效）的，计数器的状态，称为转换状态。 Ripple可以翻译成级联或者串行 Carry-out进位输出，Carry-in进位输入，Borrow-out借位输出，Borrow-in借位输入 总结 时序逻辑电路 同步电路 寄存器/移位寄存器 特点: 电路结构简单, 由于传输延迟时间累积问题, 速度慢 异步电路 分析方法 设计方法 常用的时序电路 逻辑图-三组表达式-状态表-状态图-(文字描述) 计数器/移位寄存器计数器 分频器 任意进制计数器 逻辑抽象: 变量及其赋值, 状态, 原始状态图, 化简, 状态编码 [题5.1]分析时序电路的逻辑功能。要求列出状态方程、输出方程，画出状态转换图，并检查电路自启动情况。 习题与思考题 一、方程组 二、状态转换表 0 1 0 1 1 1 1 1 0 1 1 0 0 1 1 1 0 1 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 Y Q2* Q1* A Q2 Q1 三、状态转换图 四、检查自启动 因为没有无效状态，所以肯定可以自启动 00 01 11 10 功能是：4个“1”的序列检测器，只是状态编码和例题不同！ [题5.2]分析]时序电路的逻辑功能。要求列出状态方程、输出方程，画出状态转换图，并检查电路自启动情况。 [题5.4]分析计数器电路，要求画出状态转换图，说明这是多少进制的计数器。 解： 同步置数法，七进制。 状态转换顺序为（十进制表示）： 3-…-9-3，状态图略。 74160功能简表 计数 1 1 1 1 保持(C=0) 0 X 1 1 X 保持 1 0 1 1 X 同步置数 X X 0 1 异步清0 X X X 0 X 工作状态 ET EP LD’ RD’ CLK [题5.5]分析计数器电路，说明当X=0和X=1时各为几进制，并画出相应状态转换图。 解：同步置数法。 X=0时，为六进制。 状态转换顺序为（十进制表示） 4-…-9-4 ，状态图略。 X=1时，为八进制。 状态转换顺序为（十进制表示） 2-…-9-2，状态图略。 这种电路常称为可编程计数器。 [题5.6]分析计数器电路，要求画出状态转换图，说明这是多少进制的计数器。 解：异步清零法，十进制。 状态转换顺序为 （十进制表示）： 0-…-9-10-0， 其中10为转换状态， 异步情况下不计入有效状态。 [题5.7]要求使用异步复位端RD‘?将集成十进制计数器74160接成八进制加法计数器，要求有进位输出端。可以附加必要的门电路。 可选Q2作为进位输出，是非标准进位信号，因Q2信号最后状态(特殊状态)与计数器周期之比(占空比)为1/2，而标准的为1/8，即进位信号最后状态持续长度为一个CLK周期。 进位输出 标准进位输出 [题5.11]分析]计数器电路，要求画出状态转换图，说明这是多少进制的计数器。 [题5.12]若将上题中的74160改为74161，说明这是多少进制的计数器，并画出状态转换图。 (93)10进制。 (93)16=(147)10进制。 如果仅仅74160(2) 换成74161？或仅仅74160(1)换成74161？ [题5.16]利用JK触发器设计一个同步六进制加法计数器，要求带进位输出C。 一、状态转换图 二、复合卡诺图 状态方程： 输出方程： 注意：由于使用的是JKFF