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复习要点： 申明：因本人能力有限，有些知识点可能有错。请大家自行纠正，谢谢合作。 关于程序设计，不一定是下列所给程序，按照老师给的程序复习要点为准。 硬件知识 CPLD(复杂可编程逻辑器件)、FPGA(现场可编辑门阵列)、GAL(低密度可编程逻辑器件)、PLA(可编辑逻辑器件)含义 CPLD和FPGA的内部延时:CPLD延时固定;FPGA不固定、断电后数据丢失:CPLD不丢失数据; FPGA丢失;、加密等的区别:FPGA可加密; PROM、PAL、PLA、GAL、FPGA、CPLD可以在系统可编程的: GAL,FPGA,CPLD;（不确定） FPGA设计流程方面与QUARTUS软件方面 编译过程：可以检查出程序的语法错误与逻辑错误、 配置过程是：用于描述层与层之间的连接关系和实体与结构体之间的关系 下面Quartus命令含义： （1）、Create Default Symbol 创建默认的器件符号 （2）、Function Simulator 功能仿真 （3）、Compilation 编译 （4）、Timing Analyzer时序分析 其中通过时序分析（或Timing Simulator）最终可以检查出设计的错误。 功能仿真一般只能检查设计的逻辑是否正确，不会结合最终的硬件芯片结构。 VHDL语法知识 一个完整的VHDL程序包括：1实体,2结构体,3库,4程序包,5配置. 实体：实体是VHDL程序必须的部分； 功能是对设计实体与外部电路进行端口定义. 库：库的说明语句必须放在实体语句的前面，最常用的库：IEEE标准库，存放标准的公共程序或共享数据；WORK库则是用户设计的现行工作库，存放用户自行设计的工程项目 程序包：最常用的程序包STD_LOGIC_1164 结构体：VHDL的结构体的三种描述方式(1行为,2数据流,3结构(4混合))；一个实体可以有多个结构体，但最终通过配置只能和一个结构体对应. VHDL的数据对象包括：1，常量，2变量，3信号，4文件。 VHDL的端口模式:IN ,OUT ,INTOU,BEFFER 数据类型：STD_LOGIC和BIT的取值: STD_LOGIC:有9种: 1,‘U’ 未初始化, 2,‘X’强未知, 3,‘0’强0, 4,‘1’强1, 5,‘Z’高阻态, 6,‘W’若未知, 7‘L’若0, 8,‘H’若1, 9,‘-’忽略， BIT取值2种:1和0;其中注意’Z’高阻态、’L’若0和’H’若1 的含义； 掌握整型、实型:.整数类型包括正整数,负整数,和零, 例如：12—十进制,16#E2#--十六进制,2#00101#--二进制; 实数类型:包括浮点型,(类似实数) 例如：3.0—十进制浮点型,8#56.321#--八进制浮点型; 合法标识符：1：有效字符，如英语字母，数字，下划线。2：必须英文字母开头，3必须是单一下划线，切后面必须有英文字母或者数学 信号与变量的区别：赋值号，赋值有效时间，全局或局部量 符号不同：变量：= 信号 = 延时：变量无延时 信号有延时 位置：娈量在PROCESS 信号ARCHITECTUUE SIGNAL BEGIN 信号可以是全局量，只要在构造体中已定义，那么构造体内的所有地方都可以使用；变量是局部量，只能在进程、子程序中定义和使用。如果将结果带出外部，则必须将变量付给一个信号量才行。clkevent and clk=1 下降沿 clkevent and clk=0 四、程序 1、程序填空题：根据原理图完成程序，或者根据给定的电路功能说明完成程序。 2、译码器设计 以3-8译码器为例子: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity yima38a is port(A:in std_logic_vector(2 downto 0); Y:out std_logic_vector(7 downto 0)); end yima38a ; architecture behavior of yima38a is begin process(A) begin case A is when000=y when001=y when010=y when011=y when100=y when101=y when110=y when111=y WHEN OTHERS =Y=0000000