第10章单片机片内外设模块(PIT).pptVIP

第10章 单片机片内外设模块 本章提要 10.1 并行I/O 10.2 异步串行通信SCI 10.3 同步串行通信SPI 10.4 ATD转换模块 10.5 周期中断定时器PIT 10.6 时钟产生器模块 本章提要 10.1 并行I/O 10.2 异步串行通信SCI 10.3 同步串行通信SPI 10.4 ATD转换模块 10.5 周期中断定时器PIT 10.6 时钟产生器模块 本章提要 10.1 并行I/O 10.2 异步串行通信SCI 10.3 同步串行通信SPI 10.4 ATD转换模块 10.5 周期中断定时器PIT 10.6 时钟产生器模块 10.6 时钟产生器模块 ——锁相环模块 作用：可以提高总线频率 — 若晶振为4M — 不使用锁相环：总线频率为2M — 使用锁相环：总线频率可为40MHz 方法：通过以下锁相环模块的寄存器设置 — 锁相环控制寄存器（PLLCTL） — 时钟合成寄存器（SYNR） — 时钟分频寄存器（REFDV） — 时钟产生模块的标志寄存器（CRGFLG） — 时钟选择寄存器（CLKSEL） — 预分频寄存器（POSTDIV） 1、 时钟分频寄存器REFDV（$35） REFFRQ[1..0] :与参考时钟有关 00 1-2M 01 2-6M 10 6-12M 11 12M以上 REFDIV[5..0] :分频因子，有效值为0~63。 10.6 时钟产生器模块 ——寄存器 2、时钟合成寄存器SYNR（$34）synthezizer VCOFRQ[1..0]:压控振动器VCO的增益 00 VCO频率 32-48M 01 VCO频率 48-80M 10 VCO频率 80-120M 11 VCO频率 120M以上 SYNDIV[5..0]:锁相环时钟倍频数，有效值为0~63。 10.6 时钟产生器模块 ——寄存器 3、锁相环控制寄存器（PLLCTL）（$3A）phase—locked—loop CME: 时钟监控允许位 1 允许 0 禁止 PLLON: 锁相环电路允许位 1 允许 0 禁止 10.6 时钟产生器模块 ——寄存器 4、时钟产生模块的标志寄存器 CRGFLG（$37） clock and reset generation LOCK :锁相环锁定标志，从外部晶振频率时钟切换到VCO时钟时需要 查看该标志是否由0变为1。 1 时钟频率已稳定，锁相环频率已锁定 0 时钟频率未稳定，锁相环频率未锁定 10.6 时钟产生器模块 ——寄存器 5、时钟选择寄存器（CLKSEL）（$39） PLLSEL:选定锁相环位 1 Bus Clock＝PLLCLK/2 0 Bus Clock＝ 10.6 时钟产生器模块 ——寄存器 6、预分频寄存器POSTDIV $ POSTDIV[4..0] : 预分频因子。 POSTDIV 为默认时（后四位全0），fvoc =fpll。 10.6 时钟产生器模块 ——寄存器 void pllclk(void) //外部时钟16MHz，锁相环时钟80MHz，总线时钟为40MHz { SYNR=0x53; //PLLCLK =2*OSCCLK*(SYNR + 1)/(REFDV + 1) REFDV=0x07; while(CRGFLG_LOCK==0);//时钟校正同步 CLKSEL_PLLSEL=1; } 10.6 时钟产生器模块 —