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FPGA使用多个晶振的问题 多时钟电路设计 当系统庞大了，当时序复杂了，当时钟多了，当一个PLL不够用的时候，我们只用用2个或者或者PLL了。这个时候，就需要多个CLK，来实现多个PLL工作。因为一个CLK只能驱动一个CLK，而且BANK1（CLK0-CLK3）对应PLL1 ,BANK3(CLK4-CLK7)对应PLL2（TQFP的Cyclone II是这样的，两个PLL）。 因此，在PCB设计的时候，就要在不同Bank的CLK输入不同的时钟。根据经验，个人觉得，有两种方法： 用一个晶振，同时练到不同BANK的CLK上 如下，这是参照当年的艾米EP2C5设计的电路，两个PLL，屡试不爽 当年设计完后，用的屡试不爽，但是，这在PCB走线的时候有问题，不得不考虑到，也许是致命的！ 除非你晶振放在CLK0和CLK4中间，否则无法保证等长； 同时过长的时钟线要跨越FPGA片子，没有干扰才怪呢！！ 一个晶振驱动多个时钟，他电流足够否？ 也许这就是当年实验室那个NIOS的板子。跑步了fast的原因吧！！！，电路图如下，你们觉得有没有问题，反正我觉得有问题！ 用2个不同的晶振，分别练到不同的BANK的CLK上 当然，个人觉得这样比较好，每一个CLK给一个晶振，走线，电流等，都不用考虑到，DE2是这样设计的，如下，共三个时钟源，50M，27M，以及一个外部输入的时钟源，同时连接到各自B