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组合逻辑部分课程设计 一、注意事项： 1、以学号后两位为数值进行模6运算，结果为所需进行设计的题号。例如：学号为2902101055，55/6=9余1，则做1号题。 2、第12周周三以前发到教师邮箱：goodstudy_uestc@126.com 要求用文档形式写出verilog程序，对实际运行后的输入输出仿真波形进行屏幕截图，粘贴在文档里。以附件形式发送至邮箱。 邮件和附件名称统一为：学号_题号.doc，例如2902101055_1.doc 二、组合逻辑部分课程设计题目 0号题：用连续赋值语句实现4位全加器。 1号题： 1号题：为组合逻辑电路编写一个verilog模块，该逻辑函数具有用于表示0-63整数的6个输入位N5-N0和用于指示是否是3或5的整数倍的两个输出M3和M5。 2号题： 用CASE语句实现操作码的译码。要求如下. 3号题： 用verilog中的if 语句设计一个优先排队电路，其框图如下： 排队顺序： A=1 最高优先级 B=1 次高优先级 C=1 最低优先级 要求输出端最多只能有一端为“１”，即只能是优先级较高的输入端所对应的输出端为“１”。 4号题： 设A、B、C、D代表四位二进制数码，X=8A+4B+2C+D，设计一个组合逻辑电路，当输入数4＜X≤15时，它的输出Y=1，否则为0。 5号题： 8位桶形移位器是有8个数据输入位，8个数据输出位