实验九十组合逻辑电路实现解答.docVIP

实验目的： 1掌握verilog语法，实现组合逻辑电路。 2进一步理解逻辑电路的实现。 实验仪器及器件： 计算机，ISE软件。 三、实验要求： 1 熟悉verilog基本语法，理解硬件描述语言和其他编程语言的区别。 2 实现与非门（74LS00和74LS20），与异或门（74LS86）。 3 实现选择器（74LS151）和 译码器（74LS138） 四、实验原理： 1实现与非门（74LS00和74LS20），与异或门（74LS86）。 74LS00为四组 2 输入端与非门，逻辑图如下： 74LS20为两组4输入端与非门，逻辑图如下： 74LS86为四组 2 输入端异或门，逻辑图如下： 2 实现选择器（74LS151）和 译码器（74LS138） 74LS151为互补输出的8选1数据选择器，选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。引脚排列图如下： 74LS138为 3 线－8 线译码器，其主 要电特性的典型值如下： 当一个选通端（G1）为高电平，另两个选通端（/(G2A)和/(G2B)）为 低电平时，可将地址端（A、B、C）的二进制编码在一个对应的输出端以低 电平译出。 利用 G1、/(G2A)和/(G2B)可级联扩展成 24 线译码器；若外接一个反 相器还可级联扩展成 32 线译码器。 若将选通端中的一个作为数据输入端时，138 还可作数据分配器。引脚图如下： 预习报告： 74LS00为四组 2 输入端与非门，设两个输入分别为A1,B1，输出为C1。列出真值表如下： A1 B1 C1 0 0 1 0 1 1 1 0 1 1 1 0 所以，可得程序代码为：assign C1=~(A1B1); 同理74LS20为两组4输入端与非门，设四个输入为A1,B1,C1,D1。输出为OUT1。只有当A1,B1,C1,D1都为高电平是，OUT1才会输出低电平。 74LS86为四组 2 输入端异或门，设两个输入为A1,B1，输出为OUT。列出真值表如下： A1 B1 C1 0 0 0 0 1 1 1 0 1 1 1 0 74LS151为互补输出的8选1数据选择器，选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。设输入为D0～D7，控制端S0,S1,S2，G为使能端。输出Y与_Y。列出真值表如下： G S2 S1 S0 I0 I1 I2 I3 I4 I5 I6 I7 Y _Y 1 X X X X X X X X X X X 1 0 0 0 0 0 0 X X X X X X X 1 0 0 0 0 1 X 0 X X X X X X 1 0 0 0 1 0 X X 0 X X X X X 1 0 0 0 1 1 X X X 0 X X X X 1 0 0 1 0 0 X X X X 0 X X X 1 0 0 1 0 1 X X X X X 0 X X 1 0 0 1 1 0 X X X X X X 0 X 1 0 0 1 1 1 X X X X X X X 0 1 0 74LS138为 3 线－8 线译码器。设输入为A，B，C，G1，_G2A,_G2B；输出为_Y0~_Y7。真值表如下： G1 _G2A _G2B A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 X X X X X 1 1 1 1 1 1 1 1 X 1 X X X X 1 1 1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 六、实验报告 1 熟悉verilog基本语法，理解硬件描述语言和其他编程语言的区别。 Verilog HDL程序是由模块构成的。每个模块的内容都是嵌在module和endmodule两个语句之间。每个模块实现特定的功能。模块是可以进行层次嵌套的。正因为如此,才可以将大型的数字电路设计分