VHDL多功能数字钟.docVIP

江苏大学 数字逻辑课程设计 多 功 数 字 钟 学 院：计算机科学与通信工程 班 级： 网络1202 姓 名： 王华 学 号： 3120610053 指导老师： 邹婷婷 一、设计要求 1、具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1秒二、设计目的 1.掌握各类计数器以及计数器的级联方式；2.掌握数码管动态显示的原理与方法3.掌握用FPGA技术的层次化设计方法； 4.理解数字逻辑硬件和软件的设计思想； 三、设计环境：四、系统功能描述 1系统输入：系统状态及较时、定时转换的控制信号为k、set； 时钟信号clk采用Hz；复位信号为reset输入信号均由信号产生。 2系统输出：显示输出；蜂鸣器声音信号输出。 3多功能数字电子钟系统功能的具体描述如下： （一）计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 （二）校时：在计时显示状态下，按下set”键，进入小时校准状态，之后按k”键则进入分校准状态继续按下k”键则进入秒复零状态次按k”键恢复到正常计时显示状态。（1）小时校准状态在小时校准状态下，显示小时的数码管闪烁，并以Hz的频率递增计数。 （2）分校准状态：在分校准状态下，显示分的数码管闪烁，并以Hz的频率递增计数。 （3）秒校准状态：在秒复零状态下，显示秒的数码管闪烁，并以Hz的频率递增计数。（）小时校准状态在小时校准状态下，显示小时的数码管闪烁，并以Hz的频率递增计数。（）校准状态在校准状态下，显示的数码管闪烁，并以Hz的频率递增计数。（三）整点报时：蜂鸣器在59”分钟的第51”、53”、55”、57”秒发频率为5Hz的低音，在59”分钟的第59”秒发频率为1Hz的高音，结束时为整点。 （四）显示：要求采用扫描显示方式驱动个数码管显示小时、分、秒。 （五）闹钟：闹钟定时时间到，蜂鸣器发出为1，持续时间为60秒、各个模块分析说明（1）模块说明：输入一个频率为Hz的利用计数器分出 的的LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fdiv IS PORT(clk : IN STD_LOGIC; hz_1 : OUT STD_LOGIC; hz_2 : OUT STD_LOGIC; hz_512 : OUT STD_LOGIC); END fdiv; ARCHITECTURE rtl OF fdiv IS SIGNAL count : STD_LOGIC_VECTOR(9 DOWNTO 0); BEGIN PROCESS(clk) BEGIN IF (clkevent and clk=1) THEN IF(count=1111111111) THEN Count = (OTHERS =0); ELSE Count = count +1; END IF ; END IF ; END PROCESS; hz_512 = count(0); hz_2 = count(8); hz_1 = count(9); END rtl; （3）模块图: 2、控制器模块 （1）模块说明：输入端口k，set键来控制个状态，这个状态分别是 显示计时时间状态，调计时的时、分、秒状态，调闹铃的时、分的状态，reset键是复位键，用来回到显示计时时间的状态。library ieee; use ieee.std_logic_1164.all; entity contl is port(clk,enset,k,set,reset:in std_logic; cth,ctm,cts,cbh,cbm,flashh,flashm,flashs,sel_show:out std_logic); end contl; architecture rtl of contl is type stats is (s0,s1,s2,s3,s4,s5); --定义6个状态 s