第三章 VHDL程序设计2.ppt

二、数据流描述： 数据流描述又称为寄存器传输级描述（RTL __Register Transfer Level）。RTL级描述是以寄存器为特征，在寄存器之间插入组合逻辑电路。即以描述数据流的流向为特征。 三、结构化描述： 在多层次的设计中，高层次的设计模块调用低层次的设计模块，构成模块化的设计。 结构描述是元件互连的描述，使用元件例化语句。 一位全加器的原理图 一位全加器的VHDL结构化描述 第3章 习题三 1、进程语句的特点是什么？应从哪几个方面来理 解进程语句？ 2、块语句的作用是什么？有什么特点？ 3、简单并行赋值语句与什么语句等效？为什么？ 条件信号赋值语句、选择信号赋值语句又分别 与什么语句等效？有什么异同点？ 4、元件例化语句的作用是什么？如何进行元件例 化？元件例化时端口映射有哪两种方式？有什 么注意事项？ 5、生成语句与循环语句的异同点是什么？ * 4位计数器: library ieee; use ieee.std_logic_1164.all; entity test is port(clk: in std_logic; count: out std_logic_vector (3 downto 0)); end test; architecture rtl of test is begin if clk’event and clk=’1’ then count=count+1; end if; end rtl; 二选一电路: library ieee; use ieee.std_logic_1164.all; entity test is port(d1, d2: in std_logic; sel: in std_logic; q: out std_logic); end test; architecture rtl of test is begin process(d1, d2, sel) begin q=d1 when sel = ’0’ else d2; end process; end rtl; 作业：改正以下设计中的错误 * 信号一般可在程序包、实体、结构体内定义，在整个系统，所有进程内有效，为全局量，因此信号不仅可以在同一个实体的不同的单元 之间作数据传输的载体，而且可以利用端口信号在不同的实体之间作通信的载体。 变量一般在进程和子程序中定义，只在所定义的进程和子程序内有效，为局部量，因此变量只能在进程或子程序内部作暂时性的 数据载体。 * 4、赋值行为的不同： 信号赋值要等到进程结束后才更新数值；信号赋值可指定延迟时间，有时间的前后关联属性，常用于描述时序电路。 变量赋值时立即更新数值。没有时间的前后关联属性，常用于描述组合电路。 5、信号的多次赋值 a. 同一个进程中一个信号被多次赋值，只有最后一次赋值 有效。 b. 如果几个进程（或其它并行语句）给同一个信号赋值， 则构成多源驱动，输出连接在一起（Wired together)。电 路综合可能无效，也可能是线与（Wired AND）、线或 （Wired OR）、三态（Tri_state）总线。 * 4、赋值行为的不同： 信号赋值要等到进程结束后才更新数值；信号赋值可指定延迟时间，有时间的前后关联属性，常用于描述时序电路。 变量赋值时立即更新数值。没有时间的前后关联属性，常用于描述组合电路。 5、信号的多次赋值 a. 同一个进程中一个信号被多次赋值，只有最后一次赋值 有效。 b. 如果几个进程（或其它并行语句）给同一个信号赋值， 则构成多源驱动，输出连接在一起（Wired together)。电 路综合可能无效，也可能是线与（Wired AND）、线或 （Wired OR）、三态（Tri_state）总线。 * 信号在同一个进程中的多次赋值，赋值目标获得的是最后一个赋值源的值。但是如果在不同的进程中有多个赋值源为