实验四 基本时序逻辑电路的VHDL模型实验四 基本时序逻辑电路的VHDL模型.docVIP

实验四 基本时序逻辑电路的VHDL模型 一 、 实验目的 1掌握简单的VHDL程序设计。 2 掌握VHDL语言对基本时序逻辑电路的建模。 二、实验内容 分别设计并实现锁存器、触发器的VHDL模型。 寄存(锁存)器 1 实验原理 寄存器用于寄存一组二值代码，广泛用于各类数字系统。因为一个触发器能储存1位二值代码，所以用N个触发器组成的寄存器能储存一组N位的二值代码。 2 实验内容： 实现同步锁存器（同步锁存器指复位和加载功能全部与时钟同步，复位端的优先级最高。在数字系统设计时，采用完全同步的锁存器，可以避免时序错误。） 附：一个8位寄存器的VHDL描述。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG IS PORT(D：IN STD_LOGIC_VECTOR(0 TO 7); CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(0 TO 7)); END REG; ARCHITECTURE ART OF REG IS BEGIN PROCESS(CLK) BEGIN IF(CLKEVENT AND CLK=‘1’)THEN Q=D; END IF; END PROCESS; END ART; （二）触