第4章 组合逻辑电路.pptVIP

第4章 组合逻辑电路 目录： 4.1 组合逻辑电路的分析方法和设计方法 4.2 常用的组合逻辑电路 4.3 组合逻辑电路中的竞争－冒险现象 4.1组合逻辑电路的分析方法和设计方法 4.1.1 组合逻辑电路的特点 4.1.2 组合逻辑电路的分析方法 例4.1.1：分析电路的逻辑功能 4.1.3 组合逻辑电路的设计方法 3、步骤： 例4.1： 设计一个3人表决逻辑电路，规定必须两人以上同意，提案方可通过。 4.2 常用的组合逻辑电路 4.2.1 编码器(encoder) 4.2.2 译码器(decoder) 4.2.3 数据选择器(Multiplexer-MUX) 4.2.4 加法器 4.2.5 数值比较器 4.2.1 编码器(encoder) 编码： 建立信息与二进制代码的对应关系 信息用表示高低电平的0 、 1表示 分类： 普通编码器—只允许一个输入信号 优先编码器—同时允许多个输入信号 1.普通编码器－以3位为例 ②真值表 ③函数式 2.优先编码器(priority encoder) 允许同时输入两个以上的编码信号而不会使输出产生错误。 以74HC148为例—8线－3线优先编码器 ②功能表 ③功能总结： ④74HC148扩展的应用 例4.2.2： 4.2.2 译码器(decoder) 译码器 将输入的代码译成另一种代码输出； 将输入的二进制代码，输出一组对应的高、低电平信号。 分类 变量译码器 二进制译码器 二—十进制译码器 显示译码器 七段显示译码器 2、二-十进制译码器－74HC42 74HC139——应用－数据分配器 3、七段显示译码器 目的： 驱动七段显示器以十进制数码直观显示数字 外形： 七（八）段数码管－由七（八）段可发光的线段拼合而成。 实现： 七段字符显示器——外形显示 七段显示译码器——显示驱动 七段显示译码器的真值表 4.3.3 数据选择器(MUX) 数据选择器：又称多路开关（Multiplexer-MUX） 多输入单输出 地址信号控制选择输入信号 数据分配器： 单输入多输出 地址信号控制选择输出端口 4.2.3 数据选择器(Data Selector) 常用的MUX 四选一数据选择器——从4个输入信号中选择一个作为输出. 有：74HC153、 74LS153、 CC14539 八选一数据选择器——从8个输入信号中选择一个作为输出. 有：74LS151等。… 下面以74HC153为例，介绍MUX的原理和使用。 74HC153 2、74HC153的功能扩展－双4选1 4.3.4 加法器 全加器 2.多位加法器 4.3.5 数值比较器 2.多位数值比较器 74LS85 扩展端 74LS85的扩展—8位二进制数的比较 例4.1： 设计一个3人表决逻辑电路，规定必须两人以上同意，提案方可通过。 4.4 组合逻辑电路中的竞争-冒险现象 1. 竞争—冒险现象及其成因 2. 消除竞争—冒险现象的方法 1. 竞争—冒险现象及其成因 在瞬间电路状态－暂态发生 输入信号的逻辑电平发生变化的瞬间输出的变化。 目的 分析电路工作的可靠性。 现象： 定义： 2. 消除竞争—冒险现象的方法 ①输出端接滤波电容 ②引入选通脉冲 ③修改逻辑设计 1、输出端接滤波电容 2.引入选通脉冲 作业：P209-214 1.一位加法器 半加器 :不考虑来自低位的进位将两个1位的二进制数相加 1 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 CO S B A 输出 输入 ①真值表 ②函数式 ③逻辑图 ：将两个1位的二进制数及来自低位的进位相加 ①真值表 ②函数式 ③逻辑图 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 CO S CI B A 输出 输入 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 74LS183 ①串行进位加法器 优点：简单 缺点：慢 ②超前进位加法器 优点：快 缺点：电路复杂 原理：第i位的进位信号由第0∽i-1的输入决定的 超前进位信号的产生 当两个二进制数An‥A0和Bn‥B0的第i位相加时，在下列两种情况下会有进位信号产生： ⑴当Ai·Bi=1时； ⑵当Ai+Bi=1且CIi=1时, 故进位信号 COi= Ai·Bi+(Ai+Bi)·CIi = Ai·Bi+(Ai+Bi)· [Ai-1·Bi-1+(Ai-1+Bi-1)· CIi-1] ︰ = Ai·Bi+ (Ai+Bi)·Ai-1·Bi-1+ (Ai+Bi)· (Ai-1+Bi-1)· Ai-2