第7章 触发器与时序逻辑电路.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 7.3 计 数 器 1．异步二进制计数器 可以用4个主从型JK触发器组成的4位异步二进制加法计数器，每个触发器的J、K端悬空，即J=K=1，具有计数功能。最低位触发器FF0接输入信号，其他触发器的时钟脉冲端接低位 触发器的输出Q端 。 * 7.3 计 数 器 1．异步二进制计数器 从时序波形图可以看出，Q0、Q1、Q2、Q3端输出脉冲的频率分别为时钟频率的1/2、1/4、1/8、1/16，因为计数器具有这种分频作用，所以计数器也叫做分频器。 * 7.3 计 数 器 【例7.3.1】 分析图7.3.3所示电路的逻辑功能，并列出其状态表。 图7.3.3 例7.3.1的图 解：图所示的触发器均为D触发器转换的 触发器，具有计数的功能。触发器FF0在CP上升沿翻转，而触发器FF1和FF2分别在Q0和Q1的上升沿翻转。设触发器的初始状态均为0，画出其工作波形图。根据波形图，列出状态表。 * 7.3 计 数 器 【例7.3.1】 分析图7.3.3所示电路的逻辑功能，并列出其状态表。 图7.3.4 例7.3.1电路的工作波形图 计数脉冲 Q2 Q1 Q0 十进制数 0 0 0 0 0 1 1 1 1 7 2 1 1 0 6 3 1 0 1 5 4 1 0 0 4 5 0 1 1 3 6 0 1 0 2 7 0 0 1 1 8 0 0 0 0 从表中可以看出，实现了减法，因此，此电路为3位异步二进制减法电路。 表7.3.2 例7.3.1电路的状态表 * 7.3 计 数 器 2．同步二进制计数器 将计数脉冲同时加到各个触发器的时钟控制端。计数器可以用4个主从型的JK触发器组成，根据加法状态表的要求，可得出J、K端的关系。 （1）触发器FF0，每来一个脉冲就翻转一次计数，故J0=K0=1； （2）触发器FF1，在Q0=1时，再来一个脉冲就翻转，故J1=K1=Q0； （3）触发器FF2，在Q1=Q0=1时，再来一个脉冲就翻转，故J2=K2=Q1Q0； （4）触发器FF3，在Q2=Q1=Q0=1时，再来一个脉冲就翻转，故J3=K3=Q2Q1Q0。 ?[c1]完成 * 7.3 计 数 器 2．同步二进制计数器 图7.3.5 4位同步二进制加法器的逻辑图 ?[c1]完成 * 7.3 计 数 器 7.3.2 十进制计数器 十进制计数器是在二进制计数器的基础上得到的，用4位二进制数来表示十进制数的每一位数，所以也称为二-十进制数。 计数脉冲 Q3 Q2 Q1 Q0 十进制数 0 0 0 0 0 0 1 0 0 0 1 1 2 0 0 1 0 2 3 0 0 1 1 3 4 0 1 0 0 4 5 0 1 0 1 5 6 0 1 1 0 6 7 0 1 1 1 7 8 1 0 0 0 8 9 1 0 0 1 9 10 0 0 0 0 0（进位） 表7.3.3 8421码十进制加法计数器的状态表 常用的8421编码方式，取4位二进制数的0000～1001来表示十进制数的0～9个数码，即 计数器计到第9个脉冲时 再来一个脉冲，即 由1001变成0000，经过10个脉冲循环一次 * 7.3 计 数 器 1．同步十进制加法计数器 十进制加法器仍然可以用4个主从型JK触发器采用同步触发的方式， 与前面的二进制计数器比较，第10个脉冲 不是由1001变成1010，而是恢复0000。每10个脉冲循环一次。则J、K端的逻辑关系做如下修改： （1）FF0，每来一个计数脉冲就翻转一次，故J0=1，K0=1； （2）FF1，在Q0=1时再来一个时钟脉冲翻转，而在Q3=1时不得翻转，故J1= ，K1=Q0； （3）FF2，在Q1=Q0=1时再来一个脉冲翻转，故J2=K2=Q1Q0； （4）FF3，在Q2=Q1=Q0=1时，再来一个脉冲，Q3翻转为1，下一个脉冲即Q3置0，故J3=Q2Q1Q0，K3=Q0。 * 7.3 计 数 器 1．同步十进制加法计数器 图7.3.6 同步十进制加法计数器的逻辑图 * 7.3 计 数 器 图7.3.8 主从型JK触发器构成的异步十进制加法计数器逻辑电路 异步十进制加法计数器将最低位触发器的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的输出端Q。 2．异步十进制加法计数器 * 7.3 计 数 器 7.3.3 常用中规模集成计数器 1．4位同步二进制加法计数器74LS161 74LS161为由JK触发器组成的中规模的4位同步二进制加法计数器，其引脚排列图