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第二篇 抗干扰3（部分）3 提高敏感器件的抗干扰性能 提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声 的拾取，以及从不正常状态尽快恢复的方法。 提高敏感器件抗干扰性能的常用措施如下： （1）布线时尽量减少回路环的面积，以降低感应噪声。 （2）布线时，电源线和地线要尽量粗。除减小压降外，更重要的是降低耦 合噪声。 （3）对于单片机闲置的I/O口，不要悬空，要接地或接电源。其它IC的闲置 端在不改变系统逻辑的情况下接地或接电源。 （4）对单片机使用电源监控及看门狗电路，如：IMP809，IMP706，IMP813， X25043，X25045等，可大幅度提高整个电路的抗干扰性能。 （5）在速度能满足要求的前提下，尽量降低单片机的晶振和选用低速数字 电路。 （6）IC器件尽量直接焊在电路板上，少用IC座。 第三篇 印制电路板的可靠性设计-去耦电容配置在直流电源回路中，负载的变化会引起电源噪声。例如在数字电路中，当电路从一个状态转换为另一种状态时，就会在电源线上产生一个很大的尖峰电流，形成瞬变的噪声电压。配置去耦电容可以抑制因负载变化而产生的噪声，是印制电路板的可靠性设计的一种常规做法，配置原则如下： 　　●电源输入端跨接一个10～100uF的电解电容器，如果印制电路板的位置允许，采用100uF以上的电解电容器的抗干扰效果会更好。　　●为每个集成电路芯片配置一个0.01uF的陶瓷电容器。如遇到印制电路板空间小而装不下时，可每4～10个芯片配置一个1～10uF钽电解电容器，这种器件的高频阻抗特别小，在500kHz～20MHz范围内阻抗小于1Ω，而且漏电流很小（0.5uA以下）。　　●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件，应在芯片的电源线（Vcc）和地线（GND）间直接接入去耦电容。　　●去耦电容的引线不能过长，特别是高频旁路电容不能带引线。第四篇 电磁兼容性和PCB设计约束（缺具体数据）PCB布线对PCB的电磁兼容性影响很大，为了使PCB上的电路正常工作，应根据本文所述的约束条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局 （一）、PCB材料的选择 通过合理选择PCB的材料和印刷线路的布线路径，可以做出对其它线路耦合低的传输线。当传输线导体间的距离d小于同其它相邻导体间的距离时，就能做到更低的耦合，或者更小的串扰（见《电子工程专辑》2000年第1期应用指南）。设计之前，可根据下列条件选择最经济的PCB形式：对EMC的要求 ·印制板的密集程度 ·组装与生产的能力·CAD系统能力·设计成本 ·PCB的数量 ·电磁屏蔽的成本 当采用非屏蔽外壳产品结构时，尤其要注意产品的整体成本/元器件封装/管脚样式、PCB形式、电磁场屏蔽、构造和组装），在许多情况下，选好合适的PCB形式可以不必在塑胶外壳里加入金属屏蔽盒。 为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射，需要用到传输线技术。根据输出信号的转换情况，S-VCC、S-VEE及VEE-VCC之间的传输线需要表示出来，如图1所示。 信号电流由电路输出级的对称性决定。对MOS而言IOL=IOH,而对TTL而言IOL＞IOH. 功能/逻辑类型 ZO(Ω) 电源（典型值） ＜＜10ECL逻辑 50 TTL逻辑 100 HC(T)逻辑 200 表1：几种信号路径的传输线阻抗ZO。 逻辑器件类型和功能上的原因决定了传输线典型特征阻抗ZO，如表1所示。 图1：显示三种特定传输线的（数字）IC之间典型互联图 图2：IC去耦电路。 图3：正确的去耦电路块 表2：去耦电容Cdec..的推荐值。逻辑电路噪声容限 （二）、信号线路及其信号回路 传送信号的线路要与其信号回路尽可能靠近，以防止这些线路包围的环路区域产生辐射，并降低环路感应电压的磁化系数。 一般情况下，当两条线路间的距离等于线宽时，耦合系数大约为0.5到0.6，线路的有效自感应从1μH/m降到0.4-0.5μ H/m. 这就意味着信号回路电流的40％到50％自由地就流向了PCB上其它线路。 对两个（子）电路块间的每一块信号路径，无论是模拟的还是数字的，都可以用三种传输线来表示，如图1所示，其中阻抗可从表1得到。 TTL逻辑电路由高电平向低电平转换时，吸收电流会大于电源电流以，在这种情况下，通常将传输线定义在Vcc和S之间，而不是VEE和S之间。通过采用铁氧体磁环可完全控制信号线和信号回路线上的电流。 在平行导体情况下，传输线的特征阻抗会因为铁氧体而受到影响，而在同轴电缆的情况下，铁氧体只会对电缆的外部参数有影响。 因此，相邻线路应尽可能细，而上下排列的则相反（