[第四章Verilog设计初步与入门.pptVIP

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2017-01-07 发布于北京
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[第四章Verilog设计初步与入门

4.2.2 电平触发型锁存器及其Verilog表述 4.2 时序模块及其Verilog表述 module LATCH1(CLK,D,Q); input CLK,D; output Q; reg Q; always @(D,CLK) if(CLK) Q=D; else Q=Q; endmodule Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 4.2.3 含异步复位/时钟使能型触发器及其Verilog表述 4.2 时序模块及其Verilog表述 module DFF2(CLK,D,Q,RST,EN); input CLK,D,RST,EN; output Q; reg Q; always @(posedge CLK,negedge RST) begin if(!RST) Q=0; else if(EN) Q=D; end endmodule Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 4.2.4 同步复位型触发器及其Verilog表述 4.2 时序模块及其Verilog表述 module DFF2(CLK,D,Q,RST); input CLK,D,RST; output Q; reg Q; always @(posedge CLK) begin if(RST==1) Q=0; else if(RST==0) Q=D; else Q=Q; end endmodule Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 4.2.5 异步复位型锁存器及其Verilog表述 4.2 时序模块及其Verilog表述 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. 4.2.5 异步复位型锁存器及其Verilog表述 4.2 时序模块及其Verilog表述 module LATCH3(CLK,D,Q,RST); input CLK,D,RST; output Q; assign Q=(!RST) ? 0:(CLK ? D:Q); endmodule module LATCH4(CLK,D,Q,RST); input CLK,D,RST; output Q; reg Q; always@(D,CLK,RST) if(!RST) Q=0; else if(CLK) Q=D; endmodule E