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课 程 设 计
课程设计名称： EDA课程设计
专 业 班 级 电科1202班
学 生 姓 名 ： 韩凯
学 号 ： 201216030223
指 导 教 师 ： 王胜轩
课程设计时间： 2015-6-15～2015-6-27
1 设计任务及要求
要求设计出来一个闹钟功能如下：
1计时功能：这是基本功能，每隔一分钟计时一次。并在显示屏上显示当前时间。
2闹钟功能：若当前时间与设定闹钟时间相同则响铃1分钟。
3设置新的计时器时间：数字键‘0——9’输入时间，然后按Time键确认，并且在输入过程中，数字再显示屏上从右到左显示。
4设置新的闹钟时间：同上
5显示已设的闹钟时间：按键Alarm 可以将设置好的闹钟时间显示出来。
2设计原理及总体框图
1 显示屏：由4个7段码组成，用于显示当前时间或闹钟时间。
2 数字键：‘0——9’用于输入新的时间或闹钟时间。
3 Time键：用于确定新的时间。
4 Alarm键：确定闹钟时间或者显示闹钟时间。
5扬声器：响声音。
图为 Quartus生成的RTL原理图。（后附高清版）
3 程序设计
1 alarm_controller模块部分
图为状态机
library ieee;
use ieee.std_logic_1164.all;
use work.p_alarm.all;
entity decoder is
port( keypad:in std_logic_vector(9 downto 0);
value: out t_digital);
end decoder;
architecture rtl of decoder is
begin
with keypad select
value=0 when0000000001,
1 when0000000010,
2 when0000000100,
3 when 0000001000,
4 when0000010000,
5 when0000100000,
6 when0001000000,
7 when0010000000,
8 when 0100000000,
9 when 1000000000,
0 when others;
end rtl;
3 key_buffer 此部分包含自定义函数库work.p_alarm
library ieee;
use ieee.std_logic_1164.all;
package p_alarm is
subtype t_digital is integer range 0 to 9;
subtype t_short is integer range 0 to 65535;
type t_clock_time is array(3 downto 0) of t_digital;
type t_disply is array(3 downto 0) of std_logic_vector(6 downto 0);
type seg7 is array(0 to 9) of std_logic_vector(6 downto 0);
constant seven_seg:seg7:=(0111111,0000110,1011011,1001111,1100110,1101101,1111101,0000111,1111111,1110011);
type keypad9 is array (0 to 9) of std_logic_vector(9 downto 0);
constant keynumber:keypad9:=(0000000001,
0000000010,
0000000100,
00
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