GTX时钟分析解析.docxVIP

FPGA V63W-XJGTX时钟分析USRCLK = Fline / V6 inter data width = Fline / 20 = *。1个GTX收发器有4组收发模块，2组参考时钟。1组收发模块包含1个TXPLL和1个RXPLL。注意：X4要采用同一的TXOUTCLK,不然很容易出现乱码（数据传输跨时钟域）。参考时钟PLL1组收发器中，TX模块可以采用RXPLL的时钟。TXPLL可以被POWER DOWN用来降低功耗。1组内的TXPLL、RXPLL产生的时钟不能被其他组或者其他收发器共享。PLL复位端口：PLLTXRESET、PLLRXRESET。关闭电源的参数端口：TXPLL、RXPLL的输入时钟选择：CAS_CLK (Internal clock generated from the RX PLL)：CAS_CLK是来自于RXPLL产生的内部时钟，可以使用PMA_CAS_CLK_EN控制。TXPLL、RXPLL的输出：PLL有个名义上的输出范围：1.2GHz～3.125GHz，但具体可参见V6的手册。内部PLL详情：PLL计算方式：PLL_OUT = PLL_IN * N1 * N2 / MFlinerate = PLL_OUT * 2 / D = PLL_IN * N1 * N2 * 2 / (M * D)例如：参考时钟125MHz-Flinerate（MAX）