VHDL复习题解析.docVIP

习 题 3.1比较常用硬件描述语言VHDL、Verilog和ABEL语言的优劣。 1.VHDL：描述语言层次较高，不易控制底层电路，因而对综合器的性能要求较高。有多种EDA工具选择，已成为IEEE标准。 应用VHDL进行工程设计的优点是多方面的，具体如下： (1) 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力。 (2) VHDL具有丰富的仿真语句和库函数，使得在任何大系统的设计早期，就能查验设计系统的功能可行性，随时可对系统进行仿真模拟，使设计者对整个工程的结构和功能可行性做出判断。 (3) VHDL语句的行为描述能力和程序结构，决定了它具有支持大规模设计的分解和已有设计的再利用功能。 (4) 用VHDL完成一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动把VHDL描述设计转变成门级网表(根据不同的实现芯片)。 (5) VHDL对设计的描述具有相对独立性。 (6) VHDL具有类属描述语句和子程序调用等功能，对于完成的设计，在不改变源程序的条件下，只需改变类属参量或函数，就能轻易地改变设计的规模和结构。 2. Verilog:设计者需要了解电路的结构细节，对综合器的性能要求较低。有多种EDA工具选择，已成为IEEE标准。 3.ABEL: 设计者需要了解电路的结构细节，对综合器的性能要求较低。支持A