基于FPGA乘法器的FIR滤波器系统设计电路..docx

基于FPGA乘法器的FIR滤波器系统设计在通信系统、航空航天系统、雷达系统、遥感遥测系统等工程技术领域，无论是在信号的获取、传输，还是信号的处理和转换都离不开滤波技术。由于FIR滤波器具有严格的线性相位和在系统中具有稳定性，因此FIR滤波技术具有广泛的应用。一、FIR滤波器在某种适度条件下，输入到线性系统的一个冲击完全可以表征系统。当我们处理有限的离散数据时，线形系统的响应（包括对冲击的响应）也是有限的。若线性系统仅是一个空间滤波器，则通过简单地观察它对冲击的响应，我们就可以完全确定该滤波器。通过这种方式确定的滤波器称为有限冲击响应（FIR)滤波器。FIR滤波器响应（简称FIR）系统的单位脉冲响应为有限长序列，系统函数在有限z平面上不存在极点，其运算结构中不存在反馈支路，即没有环路。如果的长度为N，则它的系统函数和差分方程一般具有如下形式：根据差分方程直接画出FIR滤波器的结构，称为直接型结构。如图1所示：图1 FIR滤波器直接结构FIR滤波器的特点：单位脉冲响应序列为有限个；可快速实现；可得到线性相位；滤波器阶数较高。对线性时不变系统保持线性相位的条件是：单位脉冲响应为偶对称或奇对称。即：为设计线性滤波器，应保证h(n)为对称的。线性相位FIR滤波器的对称结构流图如图2所示：图2 若N为偶数线性相位FIR滤波器的对称结构流图其中y（n）和x（n）分别是输出和输入序列。有限冲激响应滤波器的一种直接型实现，通常一个长度为M的有限冲激响应滤波器由M个系数描述，并且需要M个乘法器和(M-1)个双输入加法器来实现。图3直接型二、基于FPGA乘法器的FIR滤波器随着微电子技术的发展，采用现场可编程门阵列FPGA进行数字信号处理得到了飞速发展。由于FPGA具有现场可编程的特点，具有高速传输和处理数字信号的能力，实现滤波算法速度高于传统的DSP的数字处理信号的能力，因此受到硬件电路设计工程师们的青睐。传统的采用FPGA实现的FIR滤波器由于采用寄存器直接相乘模式占用了大量的乘法资源，因此在进行乘法运算时影响FPGA运行速度，并且由于资源上的限制导致FPGA其他功能受到限制。但基于FPGA乘法器的FIR滤波器具有节省资源、提高运算速度、减少电路体积等优点。本文主要介绍的是FIR低通滤波器，该FIR低通滤波器主要由硬件电路和 FPGA程序组成。FIR滤波器硬件电路主要由信号调理电路、AD转换电路、FPGA 控制电路、FT245RL电路和上位机组成，其中FPGA内部程序模块包括AD采集控制模块、FIR滤波器采样模块、MULT18×18SIO乘法器模块、累加模块、36位数据拆分模块、FIFO模块和 FT245控制模块。该滤波器主要功能是利用信号发生器产生特定频率的正弦波，通过信号调理电路进行调理后经过12位的AD转换器进行转换输出数字信号，FIR滤波器采样模块工作在60MHz的时钟内，并且以10kHz的采样率对AD输出的数字信号进行采样，采样到的数字信号值连同FIR滤波系数输出到18位乘法器模块，经过乘法运算后进行累加，累加出来的是36位数据，最终通过FT245组成的USB接口传给上位机进行曲线显示，所得结果即为滤波后的数据，系统组成原理如图4所示。图4 FIR低通滤波器整体设计框图三、硬件电路设计1、AD转换器电路本系统中对于输入电压的采样率为10kHz,因此采用了AD公司的高性能逐次逼近型A/D转换芯片AD7492BRU-5，最大转换速率为,1.25×10次/s，具有12位的并行数据输出接口，并且具有三态功能，能够满足系统采样要求。由于AD7492BRU-5的基准电压为2.5V,而输入的模拟信号范围为0-5V,因此在模拟信号进入AD转换器之前还需要对信号进行适当的调理，调理电路如图5所示。采用两个10k电阻对输出的模拟信号进行分压，使其范围满足A/D转换器的输入要求，并通过电压跟随器进行输出，信号不会失真。图5AD 转换器连接电路2、FT245接口电路本系统中FPGA 发送的滤波数据通过USB接口回传给上位机，上位机读取USB的数据，并对数据进行存盘。USB接口电路采用FTDI公司的FT245RL作为USB接口芯片实现上位机与FPGA的数据通信。FT245RL无需编写固件程序，可以使用FTDI公司提供的驱动程序，并且兼容USB1.1及USB2.0协议。USB连接电路如图6所示，该电路中数据传输线接一个共模电感ACM-2012-900，当传输差分信号USBDM和USBDP上有共模干扰时，由于共模信号产生磁场叠加，在共模电感上形成高阻抗，从而达到滤除共模干扰的目的。USB口接地端接一个磁珠，这样连接可以更好地防止电源不稳对数据传输的干扰。USB接口从FPGA读取数据，FPGA内部只要判断到FIFO中产生半满信号，就将数据传输到USB接口，最终利用上