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EDA技术及FPGA概述 EDA技术 EDA (Electronic Design Automation) SOC:单芯片系统 SOCO:系统芯片 SOPC: System-on-a-Programmable-Chip 即可编程片上系统 用可编程逻辑技术把整个系统放到一块硅片上。 CPLD:复杂可编程逻辑器件Complex Programmable Logic Device FPGA:现场可编程逻辑阵列 目前用CPLD（复杂可编程逻辑器件）和FPGA（现场可编程逻辑阵列）来进行ASIC设计是最为流行的方式之一，它们的共性是都具有用户现场可编程特性，都支持边界扫描技术，但两者在集成度、速度以及编程方式上具有各自的特点。 ASIC的特点是面向特定用户的需求，品种多、批量少，要求设计和生产周期短，它作为集成电路技术与特定用户的整机或系统技术紧密结合的产物，与通用集成电路相比具有体积更小、重量更轻、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。 EDA技术发展阶段 大的PLD生产厂家 FPGA的发明者，最大的PLD供应商之一 最大的PLD供应商之一 ISP技术的发明者 提供军品及宇航级产品 2 EDA技术应用对象 ASIC 带有逻辑处理的加速处理器，用硬件实现软件的功能。 FPGA/CPLD在用户端编程，ASIC在制造时编程。 ASIC与FPGA/CPLD的比较见下表 3 VHDL 4 EDA的优势 5 FPGA/CPLD的硬件体系结构 概括起来，是由三大部分组成 （1）一个二维的逻辑块阵列，构成了 器件的逻 辑组成核心； （2）输入／输出块； （3）连接逻辑块的互连资源，由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入／输出块之间的连接。 对用户而言，虽然CPLD 与FPGA 的内部结构稍有不同，但其用法都一样，所以多数情况下，不加以区分。 PLD/FPGA 结构与原理初步 基于乘积项（Product-Term）的PLD 结构 这种PLD 可分为三块结构：宏单元（Marocell），可编程连线（PIA）和I/O控制块。 宏单元是PLD 的基本结构，由它来实现基本的逻辑功能。上图 中阴影部分是多个宏单元的集合（因为宏单元较多，没有一一画出）。 可编程连线负责信号传递，连接所有的宏单元。 I/O 控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。 左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。 后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。 图右侧是一个可编程D 触发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA 或输出到I/O 脚。 乘积项结构PLD 的逻辑实现原理 PLD 将以下面的方式来实现组合逻辑 f=(A+B)*C*(!D)=A*C*!D +B*C*!D  A,B,C,D 由PLD 芯片的管脚输入后进入可编程连线阵列（PIA），在内部会产生A,A 反,B,B 反,C,C 反,D,D 反8 个输出。图中每一个叉表示相连（可编程熔丝导通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。 时钟信号CLK 由I/O 脚输入后进入芯片内部的全 局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O 脚相连，把结果输出到芯片管脚。这样PLD 就完成了所示电路的功能。（以上这些步骤都是由软件自动完成的，不需要人为干预）。 图中的电路是一个很简单的例子，只需要一个宏单元就可以完成。但对于一个复杂的电路，一个宏单元是不能实现的，这时就需要通过并联扩展项和共享扩展项将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入。这样PLD 就可以实现更复杂逻辑。这种基于乘积项的PLD 基本都是由EEPROM 和Flash 工艺制造的，一上电就可以工作，无需其他芯片配合。 表（Look-Up-Table）的原理与结构 采用这种结构的PLD 芯片我们也可以称之为FPGA：如altera 的ACEX,APEX 系列,xilinx 的Spartan,Virtex 系列等。 查找表（Look-Up-Table）简称为LUT，LUT 本质上就是一个RAM。 目前FPGA 中多使用4 输入的LUT，所以每一个LUT 可以看成一个有4 位地址线的16x1 的RAM。 当用户通过原理图或HDL 语言描述了一个逻辑电路以后，PLD/FPGA 开发