刘开题报告自适应噪声对消滤波器的仿真及其FPGA实现..docVIP

毕业（学位）论文选题报告 姓 名 刘红梅 学　号 已修学分 30 所属学院 传播与影视艺术学院 专业学位领域 软件工程 指导教师 陈道珍 陈振 选题时间 2011年6月 研究方向 算法分析与信号处理 论文题目 自适应噪声对消滤波器的仿真及其FPGA实现 一、课题来源与选题依据 （课题来源、选题的目的与意义，与选题有关的国内外发展现状和动态，附主要参考文献） 自适应滤波器的研究集中在自适应算法的研究与如何用硬件实现高性能滤波器两个方面。其中，自适应算法的研究已经比较成熟。最常用的算法有LMS（Least Mean Squares，最小均方误差）算法和RLS（Recursive least Square，最小二乘）算法以及在此基础上的一些改进算法，如归一化LMS算法、LMS牛顿算法、子带分解算法、QR（Quick Response,快速反应）分解算法、变步长LMS算法等[10-11]。基于QR分解的RLS算法通过直接处理经QR分解的输入数据矩阵来完成最小二乘权向量的计算，在数值上比标准的RLS算法更稳定且适合采用脉动阵列来实现，基于此，本文选择基于QR分解的RLS算法为研究对象，探讨适合FPGA硬件实现的高效的脉动阵列结构实现方案。 在硬件实现方面，由于DSP处理器采用改进的哈佛结构，程序存储器和数据存储器独立编址，允许同时存取程序和数据，内置高速的MAC（Multiplier/Accumulator，乘法累加器）和增强的多级流水线以及专用的存储器和适用于高速数据处理的总线结构，使得DSP（Digital Signal Processing，数字信号处理器）处理器具有高速的数据运算能力。所以采用通用DSP数字信号处理器实现自适应滤波器一直是自适应滤波器硬件实现的研究热点。迟男,刘杰等人在TMS320C32芯片通过扩展EPROM(Erasable Programmable ROM，可擦除可编程ROM)和RAM（Random Access Memory，随机存储器），使用AD1674A/D转化器件，实现了最高采样频率为100KHz的30阶LMS自适应滤波器[12]。王丽芳等人设计了基于DSP处理器的16阶LMS自适应滤波器，自适应滤波器的采样频率为500Hz,实现了对256个采样点进行自适应滤波[13]。陆斌等人采用TMS320C30数字信号处理器和IMSA110专用滤波器并行处理的方法设计了用于直接序列的扩频接收系统的自适应均衡滤波器[14]。马俊等人采用TI公司的TMS320C54X作为核心芯片设计了自适应滤波器[15]。赵慧民等人在TMS320处理器上实现了自适应权向量滤波器，完成了信号采样频率为80KHz的自适应滤波器的设计[16]。可以肯定的是，在数据处理速度要求不高的场合，这些用通用DSP通用数字信号处理器实现的自适应滤波器能很好的满足系统的需求，DSP通用数字信号处理器具有较大的优势[17-19]。 但是随着信息化的进程加快，电子系统性能越来越强大，需要处理的数据量越来越大，对于数据处理的实时性要求也越来越高。DSP处理器由于没有摆脱传统的CPU（Central Processing Unit，中央处理器）顺序工作的模式，特别是DSP处理器采用软件指令顺序执行的方式，单一DSP数字信号处理器的数据处理速率很难达到高性能高速实时系统的需求（比如3G和4G通信中几十、几百兆甚至上G比特每秒的数据处理速率）[20]。而使用多片DSP数字信号处理器组合由于采用过多的外部接口电路使得信号通道过长、过于复杂，成本也成倍地提高。因此采用新的电子器件进行数字信号处理以满足现代电子系统高速数据处理速率要求势在必行。 FPGA（Field Programmable Gate Array，现场可编程门阵列）器件采用全硬件并行执行的结构，具有DSP通用处理器无可媲美的数据处理速度优势。特别是随着FPGA技术的发展，百万门级甚至千万门级大容量FPGA芯片的出现，电子技术已经进入了SOPC（Systems on a Programmable Chip，可编程片上系统）阶段。因此，用FPGA实现自适应滤波器，是自适应滤波器硬件实现的发展方向，也是满足高速实时数据处理性能的最佳途径。因此，研究自适应滤波器的FPGA实现具有重要的意义[21-23]。 Hesener, A等人于1996年在FPGA上实现了数据处理速率达5M的8阶8位FIR滤波器[24]。Woolfries, N.等人用FPGA实现了自适应堆栈滤波器，并应用于图象处理[25]。Dawood, A.等人用FPGA开发了自适应FIR滤波器并与DSP通用数字信号处理器方案进行了比较研究[26-33]。国内起步相对较晚，李国峰等人通过编写底层VHD