西电verilog第八章答题.ppt

* * Microelectronics School Xidian University （15）创建原理图输入文件；FileNewBlock Diagram/Schematic File （16）双击左键，弹出Symbol对话框，可以在上方的libraries中看到project，显示已创建的RAM_PORT2 Symbol； （17）选择input和output Symbol； （18）最终设置完成后，如图8.2-12 * * Microelectronics School Xidian University （19）将该原理图保存为顶层文件IP； （20）进行全编译，如图示，在顶层文件下会显示实例化 （21）一个RAM的IP核已经成功调用。 8.2.4对生成的RAM进行仿真 * * Microelectronics School Xidian University 1. 直接用quartus手动加激励仿真 2. 和其它软件结合的testbench仿真方法 * * Microelectronics School Xidian University （1）在quartus中选择tools里面的option设置仿真工具modesim的路径，如图8.2-14所示： * * Microelectronics School Xidian University （2）在assignments中的settings中进行仿真设置，首先是仿真工具，选择modelsim，接着是网表文件格式，这里选择verilog，并对时间精度进行设置。 * * Microelectronics School Xidian University （3）接着是连接的软件的设置，在上一个界面中的最下面，选择第二项test bench的选项，然后点击后面的test benches选项弹出如下对话框： * * Microelectronics School Xidian University （4）点击new进行设置，其中Test bench name可以随便设置，Top level module in testbench是testbench中模块的名字，design instance name in testbench是testbench中例化的待测试模块的名字。 * * Microelectronics School Xidian University （5）完成设置。在quartus界面编译，仿真，quartus会自动启动modelsim软件进行仿真。本例的testbench程序和仿真结果如下 `timescale 1 ns/1 ps module IP_RAM_tb; reg clk_wr,clk_rd; reg wren; reg [7:0] data_wr; reg [6:0] addr_wr,addr_rd; wire [7:0] data_rd; RAM_2PORT RAM1 (.wrclock(clk_wr) , .rdclock(clk_rd) , .wren(wren) , .data(data_wr) , .wraddress(addr_wr) , .rdaddress(addr_rd) , .q(data_rd)); initial begin #1 clk_wr=0;clk_rd=0; #3 addr_wr=7b0;addr_rd=7bz; #3 wren=0;data_wr=8b0000_0100; #3 wren=1; #3000 wren=0;addr_rd=7b000_0000; #3000 wren=1; #50 $stop; end always #10 clk_wr=~clk_wr; always #15 clk_rd=~clk_rd; always begin #20 addr_wr=addr_wr+1; end always begin #20 data_wr=data_wr+1; end always begin #30 addr_rd=addr_rd+1; end endmodule * * Microelectronics School Xidian University 图8.2-18 写入过程的仿真图 图8.2-19 读出过程的仿真图 8.3用Memory Compiler生成RAM并仿真 * * Microelectronics School X