（全新）数字存储示波器的设计.pptVIP

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2017-01-13 发布于北京
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（全新）数字存储示波器的设计.ppt

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大纲 1、命题背景介绍，任务书解读 2、 Quartus II 硬件设计介绍 3、 NIOS II IDE软件设计介绍 4、设计结果查看 5、致谢 1、命题背景介绍以及任务书解读本文设计的数字存储示波器，是应用整个Nios II集成开发环境，基于SOPC的开发过程设计的。任务书所要求的目标，有以下三条：（1）数字示波器的时间档可以变化，具体分为以下13个档：5us，10us,20us,50us,100us,200us,500us,1ms,2ms,5ms,10ms,20ms,50ms; （2）触发电平分为15级：0x10,0x20,0x30,0x40,0x50,0x60,0x70,0x80,0x90,0xa0,0xb0,0xc0,0xd0和0xe0；（3）增加一个RUN和STOP功能。对于时间档和触发电平的调节可以用按键模块的4个键来控制，即时间增、时间减、触发电平增和触发电平减等。 2、Quartus II硬件设计介绍本次硬件主要采用的是SOPC Builder 进行名字为myCPU系统的设计。此系统内，添加了NIOS II CPU、SRAM、JTAG_UART、SYSTEM_BUS、NOR_Flash和LCD模块。 Nios II CPU（Nios II Processor）：运行程序，整个系统的“大脑”。 JTAG_UART：负责简单的信息打印，主要是为了调试方便。 SYSTEM_BUS（Avalon Tristate Bridge）：控制CPU总线，主要是用来与SRAM和Flash连线。 SRAM：运行程序。 NOR_Flash：存储代码，另外该Flash中还存储了标准国际一二级汉字库。 LCD：自定义的LCD IP核，用来和试验箱上的LCD连接。 SOPC Builder生成的各模块 CPU模块 3、NIOS II IDE软件设计介绍此次NIOS软件设计流程图如右： D:\Exp23_Oscilloscope\Oscilloscope.qpf 4、查看实验结果根据任务书要求，所要达到的目标是首先对软硬件成功进行编译。再下载到FPGA实验箱上进行验证。所要验证的结果是在实验箱上LCD显示波形后，通过开关的变化来改变信号的频率及触发电平 5、致谢非常感谢各位老师在我四年学习中对我的关怀非常感谢在此次毕业设计中给予我帮助的陈明杰老师和徐速老师以及几位同学。 * *