数字钟实验报告2013版..docVIP

数字电路课程设计 题目： 利用CPLD设计可调时数字钟 学 院 电子信息工程学院 专 业 通信工程 学 号2011448183 姓 名郑秦杰 教 师 刘鑫 2013年 8 月 29日 利用CPLD设计可调时数字钟 摘 要 此课程设计是运用数字电路知识以及QuartusⅡ软件进行的制作，动手制作之前要理解电路原理图，然后进行焊接，通过焊接增强自己的动手能力。结合自己所学的数字电路知识，最后应用QuartusⅡ软件进行了编程。 电路通过使用数字元件，来构成完成二十四小时的数字钟设计，并且将译码器和数据选择器配合使用来完成动态的显示输出。此外，外部控制开关用来控制电路，使得该电路可以完成保持、清零、快速校对时间的功能。 1.1设计要求 1 1.2 设计原理 1 1.2.1 电源电路 1 1.2.2显示电路 2 1.2.3 CPLD电路原理图...............................2 1.2.4 振荡电路与分频电路．．．．．．．．．．．．．．．．．．．．．．．．．．．3 1.2.5程序下载接口电路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 二 各模块说明 5 2.1设计思路及步骤 5 2.2总体框图 5 2.3各模块说明 5 2.3.1 BCD-7段译码显示电路 6 2.3.2 时间计数器电路 6 2.3.3 数据选择器电路 7 2.3.4 译码器电路．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．８ 2.3.５比较器电路 ９ 2.3.６按键消抖电路 ９ 2.4数字钟电路总图 10 三 课程总结 11 3.1遇到的问题及其解决办法 ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．11 3.2 收获与体会．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．. 12 参考文献 ...............................................12一 总体设计方案 1.1设计要求 1、以数字形式显示时、分、秒的时间； 2、要求手动校时、校分、校秒； 3、调节时间时对应显示位以2Hz频率闪烁； 4、时与分显示之间的小数点常亮； 5、分与秒显示之间的小数点以1Hz频率闪烁； 6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。 1.2 设计原理 1.2.1 电源电路 如图1.1所示为实验所需的电源电路。 图 1.1 电源电路 电源电路中有两个电源接口，分别为9V的直流稳压电源接口和5V的USB接口。使用任意一个均可。 1.2.2 显示电路 计数器实现了对时间的累计以8421BCD码形式输出,选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流信号。 数码管是共阴数码显示管，当其控制端为“0”时，数码显示管显示。显示模块输入时钟频率为512Hz，显示刷新频率约为85Hz。如下图1.3所示。 图 1.2 显示电路 1.2.3 CPLD电路原理图 此原理图1.4的MODE和ADD分别控制校正位和其校正位进行加一校正。MODE共有七个状态分别对应六个数码管的校正和正常计数。 图 1.3 CPLD电路原理图 1.2.4振荡电路与分频电路 晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确并且稳定. 图1.4 分频电路采用T触发器对其分频，每经过一个T触发器对其二分频，所以各点的分频倍数分别为：QD:24 QE:25 QF:26 QG:27 QH:28 QI:29 QJ:210 QL:212 QM:213 QN:214；此处采用的是32768Hz的晶振，故分频之后QF:512Hz、QI:64Hz、QN:2Hz。 电路原理图如下图1.5所示。 图1.5 分频电路 1.2.5程序下载接口电路 如图1.6所示为程序下载接口电路 图 1.6 程序下载接口电路 二 各模块说明 2.1设计思路及步骤 1 按原理图和元件