数字逻辑课程设计==网络工程1001-2..docVIP

课 程 设 计 报 告 课程名称 数字逻辑课程设计 课题 八位全加器的设计 课题 十进制同步计数器的设计 专 业 班 级 学 号 姓 名 指导教师 刘洞波 陈华光 陈多　　　　 2011年 月 1日  课程设计任务书 课程名称 数字逻辑课程设计 课题 课题 专业班级 学生姓名 学 号 指导老师 刘洞波 陈华光 陈多 审 批 任务书下达日期： 2011年 月 日任务完成日期： 2011年 月 1日 一、设计内容与设计要求 1．设计内容：本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用 VHDL或者Verilog HDL设计电子系统的流程和方法，采用Quartus II等工具独立应该完成设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Quartus II进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。 课题题目课题题目 2．设计要求： 课程设计报告规范1) 功能描述 说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图 　全加器是能够计算低位进位的二进制加法电路 　　一位全加器(FA)的逻辑表达式为：　　S＝AB⊕Cin　　Co＝AB＋BCin＋ACin　　其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；　　如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，　　超前进位加法前查阅相关资料；　　如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。　　即 X＝f（A，B)　　Y＝f（A，B）　　不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算如下Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci 　　 输入 输出 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 　Si=Ai⊕Bi⊕Ci-1 Ci=AiBi+Ci-1(Ai⊕Bi) 逻辑电路图 2) 详细设计 新建工程管理 ２．输入文本语言程序 ３．编译 ４．选择波形编辑器 ５．对应节点 ６．形成综合编译后网表 ７．进行仿真调试 ８．生成波形图 ９．配置管脚 １０．下载程序到芯片 二．十进制同步计数器的设计 1) 功能描述 说明设计器件的功能，包括真值表（功能表），函数表达式，逻辑电路图 2) 详细设计 配置芯片 新建完成 ２．输入文本语言程序 ３．编译 编译成功 ４．选择波形编辑器 ５．对应节点 ６．形成综合编译后网表 ７．进行仿真调试 ８．生成波形图 ９．配置管脚 １０．下载程序到芯片 ３．设计体会 .设计过程中遇到的问题以及解决问题的方法。Quartus II软件应用不熟悉，全英文式的操作界面，让这个英语很菜的我用的很费劲，有有时操作到一半，竟不知下一步该怎么弄，又得去看教材或问同学，花费了很多时间。对于出现的这些问题，我会先查查资料，理解实验的具体信息，不懂的地方问同学或上网查资料。看看VHDL，理解源程序的组成，以便出现错误时能够自我改正。对于软件应用的不熟习，进行反复操作，增加熟练度。 b.课程设计过程经验教训、心得体会。通过这次课程设计，加强了我们动手、思考和解决问题的能力。在整个设计过程中，我在设计过程中，经常会遇到这样那样的情况，就是，Quartus II应用的不熟