第二章可编程逻辑器件解析.ppt

十二、主要PLD产品（续3） 4、Altera公司器件 成本最低，功耗 最低的CPLD 成本最低，功耗 最低的FPGA 成本和功耗优化 的FPGA 带宽最高的FPGA 风险最低、总成本 最低的ASIC 十二、主要PLD产品（续4） 对比三种产品 相对性能 相对密度 相对功耗 相对成本 StratixⅣ FPGA 性能最好、逻辑密度和存储密度最高 Arria Ⅱ FPGA 需要高性能计算的低成本应用数字信号处理等 CycloneⅢ FPGA 成本最低、功耗最低的大批量应用 十二、主要PLD产品（续5） Cyclone系列一些参数对比 FPGAs 逻辑单元 ALM 工艺节点 Cyclone Ⅴ 300，000 113，208 28nm CycloneⅣ 198，464 - 60nm Cyclone Ⅲ 149，760 - 60nm Cyclone Ⅱ 68，416 - 90nm Cyclone Ⅰ 20，060 - 130nm 小结： PLD基本原理与结构 乘积项结构与查找表结构 关于BST技术-基本原理及方法 关于ISP技术-基本原理及方法 CPLD编程与FPGA配置基本概念及方法 九、FPGA的结构原理（续1） 2、FPGA基本结构 行互联 列互联 分段互联 九、FPGA的结构原理（续2） 逻辑阵列块LAB 由逻辑单元LE构成 大部分FPGA是采用查找表结构 查找表结构，就是用SRAM来构成逻辑函数发生器。 九、FPGA的结构原理（续3） 查找表LUT(Look Up Table) 替代乘积项阵列 16 ×1RAM A B C D 查找表(LUT，Look Up Table)是一个1 bit的存储单元阵列;一个有k个输入的LUT对应着2的k次方bit的SRAM单元;对于任意的k个输入的组合逻辑，都可以通过将逻辑函数的真值表写入对应的存储单元中实现。例如，一个有4个输入的LUT对应着16 bit存储单元。 当用户通过原理图或硬件语言描述了一个逻辑电路以后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM。这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容。 九、FPGA的结构原理（续4） 可编程寄存器Reg 输出反馈回LUT，产生更复杂逻辑 旁路寄存器，产生严格的组合逻辑功能 旁路LUT，使用寄存器存储功能 九、FPGA的结构原理（续5） 形象解释LAB与LE 从Chip Planner芯片规划器中调出 深色的单元表示该LAB被设计占用 一个未使用的LAB 一个LE 九、FPGA的结构原理（续6） 自适应逻辑模块ALM（Adapting Logic Module） 基于原LE做了某些改进，提高性能和资源利用率 包含两个寄存器 内置硬件加法器模块等 LUT是自适应LUT，即ALUT LUT LUT LUT LUT 九、FPGA的结构原理（续7） 3、FPGA其他重要模块 存储器模块 可替代LAB逻辑 嵌入式乘法器 适用于DSP，能够进行高性能的乘法、加法、累加操作 高速收发器 支持高速协议，用于通信和网络设备中 九、FPGA的结构原理（续8） 4、CPLD与FPGA的区别 CPLD FPGA 组合逻辑的实现方法 乘积项 查找表 编程工艺 EEPROM、Flash SARM 是否需要配置器件 不需要 需要 集成度 小~中规模 中~大规模 高速通信 N/A 某些器件为很多协议提供收发器支持 延时预测 可预测 不可预测 应用范围 组合逻辑、算法控制，即触发器有限而乘积项丰富的结构 时序逻辑，即触发器丰富的结构 随着ASIC的规模和复杂程度越来越大，其测试技术也随之越来越复杂。因此传统的探针与“针床”测试技术，已经不可能对这些器件进行测试。 关于测试，可分成“软”和“硬”两个方面。 “软”方面，主要对逻辑设计的正确性及内部或IO上的时延性进行验证。 “硬”方面，主要对ASIC的I/O端口进行测试。 十.硬件(FPGA/CPLD)测试技术 十、硬件测试技术 JTAG-Joint Test Action Group 联合测试行动组，20世纪80年代，开发了IEEE1149.1-1990边界扫描测试技术规范。提供了测试高密度引线电路板上IC的能力。 BST-Boundary Scan Test 在IC器件中的内部逻辑与PIN脚之间，置入了边界扫描单元，用以跟踪引脚信号，或捕获来自引脚及器件内部的数据。 在测试过程中，强行加入测试数据，串行移入边界扫描单元，相应的逻辑单元将产生出结果数据，捕获这些数据并串行从器件移出，与预期结果比较。以判断其正确性。 十、硬件测试技术（续1） 2、JTAG BST工作原理 TCK:测试