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特征 ·系统内可编程PROM可为Xilinx FPGA配置 ·先进的低电压CMOS 与非门闪存处理器 ·可循环擦写20,000次 ·可在全部工业温度(–40°C to +85°C)范围内工作 ·IEEE标准1149.1/1532边界浏览（JTAG） 支持编程、模型和测试 ·JTAG指令标准FPGA配置初始化 ·可叠加存储较大位流或多个位流 ·专用边界浏览I/O电源（Vccj） ·I/O引脚可适用于1.5V到3.3V的电压范围 ·支持运用Xilinx Alliance ISE和 Foundation ISE系列软件包设计 ·XCF01S/XCF02S/XCF04S -3.3V供电电压 -串行FPGA配置接口（达到33MHz） -可用于小引脚VO20和VOG20封装 ·XCF08P/XCF16P/XCF32P -1.8V供电电压 -串行或并行FPGA配置接口（达到33MHz） -可用于小引脚VO48，VOG48，FS48和FDG48封装 -设计修订技术可多次存储和获得修改布局 -运用Xilinx先进压缩技术的内建数据压缩装置 描述 Xilinx 推荐使用基于闪存平台系列的系统内可编程布局 PROMs。能在1到32兆位密度工作，使得这些PROMs在存储大的Xilinx FPGA 布局位流时具有易于使用，性价比高和可重复编程的特性。闪存平台系列PROMs包括3.3VXCFxxS PROM和1.8V XCFxxP PROM。XCFxxS版本包括支持主人（Master）系列和奴隶（Slave）系列FPGA配置模式的4-Mbit、2-Mbit和1-MbitPROMs。（图1）。XCFxxP版本包括支持主人系列、奴隶系列、主人SelectMAP和奴隶SelectMAP FPGA 配置模式的32-Mbit、16-Mbit和8-Mbit PROMs（图2）。闪存平台PROMs家族成员及支持特性摘要见表1。 当FPGA处于主人（Master）串行模式时，会产生一个配置时钟信号来驱动PROM。置CF为高，在CE和OE选通后一个较短的存取时间内，数据放到和FPGA DIN引脚相连的PROM数据引脚上。每次时钟上升沿之后新数据有一个较短的存取时间。FPGA产生适当的时钟脉冲完成配置。 当FPGA处于奴隶（Slave）串行模式时，PROM和FPGA用同一个外部时钟信号源。但对于且仅对于XCFxxP PROM，PROM可以用来驱动FPGA产生配置时钟信号。 XCFxxP板本的闪存平台PROM也支持Master SelectMAP和Slave SelectMAP（或称奴隶并行）FPGA配置模式。当FPGA处于主人（Master）SelectMAP模式，FPGA会产生配置时钟信号来驱动PROM。当FPGA处于奴隶（Slave）SelectMAP模式时，要么外部振荡器产生配置时钟信号来驱动PROM和FPGA，或者对于XCFxxP　PROM，PROM可驱动FPGA产生配置时钟信号。让ＣＦ和ＯＥ选通，之后置ＢＵＳＹ为低，ＣＦ为高，数据就可以放上ＰＲＯＭｓ数据引脚。每次时钟上升沿之后新数据有一个较短的存取时间。ＣＣＬＫ上升沿之后数据在一定时钟信号输入ＦＰＧＡ。一个自由运行的振荡器在奴隶并行／奴隶ＳｅｌｅｃｔＭＡＰ模式。 ＸＣＦＦｘｘＰ版本的闪存平台ＰＲＯＭ还能提供额外的先进功能。内建的数据压缩装置支持运用压缩了的ＰＲＯＭ文件，设计科修订性容许多个设计版本存储于一个ＰＲＯＭ或分存于多个ＰＲＯＭ。外部引脚和内部控制位搭配控制选择设计版本来实现设计修订性功能。 多个闪存平台ＰＲＯＭ芯片可以叠加起来支持配置文件比较大的情况。如面对较大ＦＰＧＡ芯片或面对多个ＦＰＧＡ芯片联合共同时用的情况。ＸＣＦｘｘＰ闪存平台ＰＲＯＭ的这些先进功能，比如在设计修订性功能中，运用于叠加了的ＰＲＯＭ芯片的编程文件仅能用在由ＸＣＦｘｘＰ　ＰＲＯＭｓ组成的叠加组合中。如果ＸＣＦｘｘＰ的先进功能不能使用，这时可由ＸＣＦｘｘＰ和ＸＣＦｘｘＳ　ＰＲＯＭｓ组成叠加链。 闪存平台ＰＲＯＭｓ兼容于所有现有的ＦＰＧＡ家族成员芯片。 编程 系统内编程 系统内可编程ＰＲＯＭｓ可以单个编程，两个或更多个的情况时则可以链接起来编程。编程时需符合４引脚ＪＲＡＧ协议标准，如图３。系统内编程通过反复并排除不必要的器件封装匹配操作实现快速有效的设计。程序通过Ｘｉｌｉｎｘ　ｉＭＰＡＣＴ　软件、Ｘｉｌｉｎｘ　下载电缆和第三方ＪＴＡＧ开发系统——一个兼容ＪＴＡＧ试验板或一个能模拟ＪＴＡＧ指令流的简易微处理器平台。iMPACT 软件也可以输出串行矢量形式（SVF）文件，在任何能够接受SVF文件的工具上使用，包括自动测试设备。在系统内编程的过程中，CEO输出端口被置高，其他引脚全部置为高阻状态或置于加紧状态。系统内编程可在推荐的电压