DSP原理与应用说课.ppt

对应每个输入信号PHx，死区输出单元输出两个信号DTPHx和DTPHx-。当死区单元未被允许时，这两个信号相位相反。 输入信号的跳变沿（上跳和下跳）启动减法计数器，经过一定的死区时间，通过比较逻辑电路输出信号DB，DB信号与输入信号PHx复合后产生DTPHx和DTPHx-。见下图。 PHx DB DTPHx DTPHx- 16位的死区单元时间控制寄存器DBTCON（可读写） 1）死区定时器控制寄存器A(DBTCONA)（7415H） D11～D8：DBT3~DBT0，死区定时器周期。 D7：EDBT3，死区定时器3使能（对全比较单元3的引脚PWM5和WM6而言） D7=0，禁止死区定时器工作 D7=1，使能死区定时器。 D6： EDBT2，死区定时器2使能（对全比较单元2的引脚PWM3和PWM4） D5： EDBT1，死区定时器1使能（对全比较单元1的引脚PWM1和PWM2）， D4~D2：DBTPS2~DBTPS0，死区定时器的预定标因子。 000 fCPU/1 001 fCPU/2 010 fCPU/4 011 fCPU/8 100 fCPU/16 101 fCPU/32 110 fCPU/32 111 fCPU/32 注：死区时间的计算，设死区定时器周期为m，时钟预定标因子为p，则死区时间DB=p*m*Tcpu 2）死区定时器控制寄存器B(DBTCONB)（7515H）(略） 比较单元应用：通过比较单元产生周期相同，脉冲宽度不同的PWM信号（见书上） D15~D12 D11 D10 D9 D8 RES DBT3 DBT2 DBT1 DBT0 D7 D6 D5 D4 D3 D2 D1～D0 EDBT3 EDBT2 EDBT1 DBTPS2 DBTPS1 DBTPS0 RES 五、捕获单元 1、捕获单元结构（见图）：每个EV模块中有结构相同的捕获单元，图中给出的是EVA中的捕获单元结构图。EVA:CAP1，CAP2，CAP3 EVB:CAP4，CAP5，CAP6 由16位捕获控制寄存器CAPCONx、16位捕获FIFO状态寄存器CAPFIFOx 3个16位两级深度的FIFO堆栈CAPxFIFO 可选通的时基:CAP3有独立的时基选择位，CAP1和CAP2没有。 可编程的事件触发方式（上升沿、下降沿或脉冲） CAP1，CAP2可作为正交编码脉冲输入信号。 T2CNT 通用定时器2 计数器 T1CNT 通用定时器1 计数器 选通开关 边沿检测 两级FIFO 堆栈队列 16 16 FIFO状态 寄存器 16 8 CAPFIFOA[13~6] ADC-SOC 捕获单元3的捕获事件 CAPCONA[8] 3 CAP1，2，3 CAPCONA[14~12] 边沿选择 CAPCONA[7~2] EN RS 4 CAPCONA[15] 2、工作原理 时基可以选T1和T2。捕获单元使能后，输入引脚上指定的跳变将把所选通用定时器的计数值锁存到相应的FIFO队列，但捕获后并不清除定时器计数寄存器的值，同时置位相应的捕获中断标志（CAPxIFR FLAG(EVAIFRC)）。每次将采集到的新计数值存入FIFO队列，CAPFIFOx的相应状态位就进行调整以反映FIFO队列的新状态。 3、捕获单元寄存器 1）捕获控制寄存器——CAPCONA（7420H） D15：CAPRES，捕获单元复位位。 D15=0，所有捕获单元和正交编码脉冲电路的寄存器清零； D15=1，无操作 D14、D13：CAPQEPN1, CAPQEPN0 ，捕获单元1和2的控制位 0 0 禁止捕获单元1和2，FIFO队列保持原内容，正交编码电路选通。 0 1 使能捕获单元1和2，正交编码电路关闭； 1x 保留 D15 D14 D13 D12 D11 D10 D9 D8 CAPRES CAPQEPN1 CAPQEPN0 CAP3EN