李斌_搶答器CPLD课程设计_微波炉.docVIP

西安文理学院物理与机械电子工程学院 课程设计报告 专业班级 10级电子信息工程2班 课 程 CPLD/FPGA技术及应用 题 目 四路抢答器 学 号 08101100219 姓 名 李斌 同 组 人 王景 成 绩 2013年6月 一、设计目的 （1）熟练掌握EDA工具软件QuartusII的使用； （2）熟练用VHDL硬件描述语言描述数字电路； （3）学会使用VHDL进行大规模集成电路设计； （4）学会用CPLD\FPGA使用系统硬件验证电路设计的正确性； （5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力。 二、系统总体设计 （1）设计要求： 设计一个可以容纳四组参赛队进行比赛的电子抢答器，具体要求如下： 1、具有抢答信号的鉴别和锁存功能。主持人发出抢答指令后，若有参赛者按抢答器，则该组指示灯亮，并显示抢答者的组别。同时，电路处于自锁存状态，其他组的抢答器不起作用。 2、具有计时功能。设每题答题时间为20秒，在主持人对抢答组别进行确认后，抢答者开始答题。此时，显示器开始倒计时，计到0时停止，同时超时LED闪烁五下表示超时警报。若抢答者在规定的时间内回答完问题，主持人给出计时停止信号，超时LED不闪烁。 3、具有计分功能（0~9分）。在初始状态时，主持人可以给4组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加2分，答错一次减1分。 扩展功能参考： 具有犯规设置电路。对提前抢答者和超时抢答者，给予鸣喇叭警示，并显示犯规组别。数码管显示布局如下： 设计原理及思路： 将该任务分成八个模块进行设计，分别为：倒计时模块、分频模块、判断模块、时钟模块、记分模块、加1模块、显示译码模块等组成，最后是顶层文件工程。 系统组成框图 详细设计 （1）、时钟时钟模块 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity f01ms is Port (CLK:in std_logic; CP:out std_logic); end f01ms; architecture Behavioral of f01ms is signal a:integer range 0 to 500; begin process(CLK) begin if(CLKevent and CLK=1) then if a=499 then a=0; else a=a+1; end if; case a is when 0 to 249=CP=1; when 250 to 499=CP=0; when others =CP=Z; end case; end if; end process; end Behavioral; 封装图： 、抢答判断 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity panduan is Port ( CLR : in STD_LOGIC; EN : in STD_LOGIC; A,B,C,D : in STD_LOGIC; LEDA : out STD_LOGIC; LEDB : out STD_LOGIC; LEDC : out STD_LOGIC; LEDD : out STD_LOGIC; FALSE : out STD_LOGI