NUMAの構成.pptVIP

LSI設計の基本 ディジタル回路 天野英晴 ASIC (Appplication Specific IC) 機能目的型のＩＣ 実装方法 ゲートアレイ セルベースド フルカスタム CPU、メモリ、I/O、専用ハードウェアを実装したシステムＬＳＩ(SoC: System on-a Chip) 携帯電話、情報家電、ネットワーク制御等様々な分野で用いられる。 日本の半導体産業の主力製品（フラッシュメモリなどを除くと、、） 半導体チップの製造 レイアウト→　マスクパターンの作成 円盤状のウェーハ上に長方形のダイを多数製造 マスクパターンを用いて、様々な工程を経てチップが製造される→ルネサスのサイト（半導体ができるまで）を見てみよう！ ダイを切り出しボンディング パッケージ内に格納 最終テスト 半導体のスケーリング則 2005年くらいまで（90nm,65nmくらいまで） プロセスサイズ(technology size):プロセス技術が許す最小加工幅が1/kに 集積度はｋの２乗 スピードはｋ倍 電圧は1/k→　電力がｋの２乗分の１ ３年でプロセスサイズが７０％に減っていく 1.2→1.0→0.8→0.65→0.35→0.25→0.18→0.13→0.09(90nm) スケーリング則の崩壊 90nm,65nm前後からの傾向 配線遅延の増大：スピードが向上しなくなる 　→　プロセッサのクロック向上も限界に、、 電圧の限界：1.0Ｖ以下には下げるのが困難 リーク電流の増大：電力が下がらなくなる 3年で70％のペースが落ちる しかし、集積度は相変わらず増大 1990年代：ＤＲＡＭ他メモリプロセスと論理プロセスとの分離 2005年以降：高速プロセスと低電力プロセスに分離 チップ設計手法 ゲートアレイ マスタスライス型 SoG (Sea-of-Gates) Embedded Array ＦＰＧＡに対する競争力がない：現在はほとんど作られない セルベースド　（スタンダードセル方式） 現在のＡＳＩＣ設計の主流 多数のＩＰを利用 SoC (System-on-a-Chip) フルカスタム 特殊なチップに限定される 初期のゲートアレイの構造 SOG(Sea　Of　Gates) SOGの例（FPU：Rohm　0.6μ） Embedded　Array ASICを作る意義 大量生産時のコストの安さ 高速、高集積度 Embedded　Arrayとは？ メモリやCPUなどのあらかじめ設計されたレイアウトを使うことができるゲートアレイ Embedded　Array RDTルータチップパッケージ MBP-lightのレイアウト MBP-lightの外観 Martini の諸元 ASIC版 NIC コントローラに専用ASICを開発 PCI bus/ DIMM slot セルベースド設計 小規模なゲート、大規模なIPの全てが自由な位置に配置可能 そうはいっても、ゲートはやはり並べて配置する 配置、配線を設計者が制御する必要がある 90nmより進んだプロセスでは、Embedded Arrayでは高い性能を得ることが難しくなり、セルベースド設計に移行せざるを得ない SoC(System on-a Chip)は主にセルベースド設計 配置、配線操作のオーバヘッドの増大 フロントエンド設計 バックエンド設計 セルベースド設計 バックエンド（配置?配線）以降の負担が大きい 65nm以降、日本の半導体は低リークプロセスが主流となり、性能はイマイチ（FPGAの倍程度） FPGAでできることは、FPGAでやった方が良い 動的リコンフィギャラブルプロセッサMuCCRA FPGAのライバルなので、、 パワーゲーティングを施したCPU　Geyser パワーゲーティングが目的なので、、 超低消費電力Silent Mega Array 電力測定が目的なので、、 三次元ワイヤレス接続MuCCRA-Cube 三次元ワイヤレス接続を持つ立体コンピュータ MuCCRA-2 Floor Plan [ASSCC07] 配線後 Geyser-1 世界一：１００ＭＯＰＳ／ｍＷCool Mega Array チップの積層の写真 SUN　Niagara 2 Intel 80-Core Chip 今後の授業との関連 ASPLA’s 90nm 2.5mmX2.5mm (Core: 1.5X1.5) 16 ＭｕＣＣＲＡ－３　フロアプラン[ERSA09][FPT09] * メモリ比率:19.4% チップ:2.1mmX4.2mm Core Density:86% コンテキストメモリの深さ：32 工数：3-4人1.5カ月-2カ月 e-shuttle 65nm Vdd=1.2V Shifter DIV MULT