第二章FPGA、CPLD结构原理.ppt

2.7.5 使用CPLD配置FPGA 缺点 1、速度慢，不适用于大规模和高可靠的FPGA配置； 2、容量小，单片机引脚少，不适合接大的ROM以存储较大的配置文件； 3、体积大，成本和功耗都不利于相关的设计。 人有了知识，就会具备各种分析能力， 明辨是非的能力。 所以我们要勤恳读书，广泛阅读， 古人说“书中自有黄金屋。 ”通过阅读科技书籍，我们能丰富知识， 培养逻辑思维能力； 通过阅读文学作品，我们能提高文学鉴赏水平， 培养文学情趣； 通过阅读报刊，我们能增长见识，扩大自己的知识面。 有许多书籍还能培养我们的道德情操， 给我们巨大的精神力量， 鼓舞我们前进。 * 2.4.1 查找表逻辑结构 2.4 FPGA的结构及其工作原理 FPGA查找表单元内部结构 Cyclone III系列器件的结构与原理 Cyclone III系列器件主要由 （1）逻辑阵列块LAB； （2）嵌入式存储器块； （3）I/O单元； （4）嵌入式硬件乘法器； （5）PLL等模块构成 Cyclone III系列器件的可编程资源主要来自逻辑阵列块LAB，每个LAB都由多个逻辑单元LE构成，LE是这种FPGA最基本的可编程单元。 LE由一个4输入的查找表LUT，进位链逻辑和一个可编程的寄存器构成 Cyclone III 的LE可以工作在下列两种模式：1、普通模式 2、动态模式 2.4.2 Cyclone III系列器件的结构与原理 2.4.2 Cyclone III系列器件的结构与原理 Cyclone III LE 普通模式 2.4.2 Cyclone III系列器件的结构与原理 Cyclone III LE 动态算术模式 Cyclone LAB 结构 1、包含10个LE；2、LE进位链和级联链 3、LAB控制信号；4、LAB局部互链 5、LUT链；6、寄存器链 进位链：在动态算术模式下LE的快速进位选择；通过冗余的进位计算的方式来提供进位功能的速度；在计算进位时，预先对进位输入0和1的两种情况都计算，然后再进行选择 控制信号：每个LAB都有专用的逻辑来生成LE的控制信号，这些控制信号包括：两个时钟、两个时钟使能、两个异步清零同步清零、异步预置/装载信号同步装载、加/减控制信号。在同一时刻最多10个控制信号 局部互连：可以用来在同一个LAB的LE之间传输信号；可以驱动在同一个LAB中的LE，可以连接行与列互连。 2.4.2 Cyclone III系列器件的结构与原理 Cyclone III LAB 结构 快速通道(FastTrack) FastTrack遍布于整个FPGA器件，是一系列水平和垂直走向的连续式布线通道。 FastTrack连接是由遍布整个器件的“行互连”和“列互线”组成的。 2.4.2 Cyclone III系列器件的结构与原理 LAB阵列间互连 快速进位选择链 嵌入式乘法器 压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复!达到锁频的目的!!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。 PLL工作原理 2.5.1 内部逻辑测试 2.5 FPGA/CPLD测试技术 2.5.2 JTAG边界扫描测试 边界扫描电路结构 2.5.2 JTAG边界扫描测试 边界扫描IO引脚功能 引 脚 描 述 功 能 TDI 测试数据输入 (Test Data Input) 测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。 TDO 测试数据输出 (Test Data Output) 测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。 TMS 测试模式选择 (Test Mode Select) 控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。 TCK 测试时钟输入 (Test Clock Input) 时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。 TRST 测试复位输入 (Test Reset Input) 低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。 JTAG BST需要下列寄存器： 指令寄存器 旁路寄存器 边界扫描寄存器 用来决定是否进行测试或访问数据寄存器