5个四位数相加的快速实现设计.doc

五个四位二进制数的并行同步加法器设计 长丰县第一中学 杨贤平 摘要：计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于组合逻辑电路。5个加数的并行同步加法器设计就是在基本加法器和4位超前加法器的基础上，运用编码、真值表和逻辑运算实现5个加数相加的一种新的设计方法。该方法不仅可以解决传统加法器不能实现多个数相加的弊端，也可克服串行加法器速度低的缺点，从而在实际电路中使加法器的运算速度达到最优。并且通过可编程逻辑器件MAX+PLUSⅡ进行仿真得出正确结果。根据这种理论，可以推导到最优的任意个加数的加法器[1]。 关键词：半加器；全加器；超前进位加法器； MAX+PLUSⅡ 0　 引　　言 计算机是由具有各种逻辑功能的逻辑部件组成的。在计算机中,数据的运算是以二进制数为单位的,而两个二进制数之间的算术运算无论是加、减、乘、除,最后都要化作若干步相加运算来实现。加法器的速度直接决定了整个电路的速度,为了提高整个电路的速度,需要提高加法器的速度,为此必须对加法器的电路进行改进。但这些加法器一次进行两个数相加，对多个数相加需要逐个相加，这显然影响了运算速度[1]。在了解了半加器和全加器的逻辑公式及构造的基础上,引出4位超前进位加法器的设计,再运用编码和逻辑运算的方法对5个4位二进制数相加的加法器进行设计。如果将这种方法推广；理论上可以得到最优的任意多个加数的加法器。 1 基本加法器 半加器和全加器是算术运算电路中的基本单元，它们是完成1位二进制数相加的一种组合逻辑电路。 1.1 半加器 两个一位二进制数相加,称为半加,实现半加操作的电路,称为半加器。两个一位二进制数相加的真值表如表1所列。 表1 半加器真值表 由表1可直接写出半加器的公式==, 假设表示两个加数,表示和,表示向高位的进位。其逻辑符号如图1所示 图1半加器的逻辑符号 1.2 全加器 (1)1位全加器 在实际作二进制加法运算时,一般来说两个加数都不会是一位,而是多位的。因而需要考虑从低位而来的进位,相对于半加器而言,这种电路称为全加器,其真值表参见表2所列。假设表示两个加数,表示和,表示来自低位的进位,表示向高位的进位。由表2可得。 表2 全加器真值表 其逻辑符号如图2所示： 图2全加器的逻辑符号 (2)4位全加器 4位全加器可以采用4个1位全加器级连成串行进位加法器。如图3所示。对于这种方式,因高位运算必须等到低位进位来到后才能进行。因此,它的延迟非常可观,这对速度要求比较高的器件显然达不到要求。为此,需要对此电路进行改进,下面介绍的超前进位加法器就能很好的解决速度的要求[1-2]。 图3 四位串行进位加法器 2 超前进位加法器 对于两个多位数相加的情况,每一位都是带进位相加,这时,只要依次将低位的进位输出接到高位的进位输入,就可以构成多位加法器。对于多位加法器而言,每一位的相加结果都必须等到低一位的进位产生以后才能建立起来,那么这种加法器的缺点也是显而易见的。就4位加法器算法而言,在最坏情况下,做一次加法运算需要经过4个全加器的传输时间才能得到最终运算结果。对串行进位加法器研究可得,运算的延迟主要是由于进位的延迟引起的,为了提高运算速度,必须尽量减小由于进位信号逐级传递所耗费的时间。所以最好能在相加运算一开始就得到高位的进位输入信号。根据上述原理,如果通过逻辑电路事先得出加到每一位全加器上的进位输入信号,而不是从最低位开始逐位传递进位信号,就可以有效地提高运算速度,节省运算时间。把实现这种加法的器件叫做超前进位加法器[3]。超前进位链能够有效减少进位的延迟,它由进位门产生进位,各进位彼此独立,不依赖于进位传播。因此延迟非常小,速度非常高。既然进位已经解决,则加法的运算结果也就容易解决了。 对全加器的进位公式研究发现,当=1时, =1;而当+ =1且=1时,同样有=1,这样可以定义=+(+),将其中定义为进位生成函数,而+定义为进位传送函数。根据定义构成的逻辑图，称为进位产生传播逻辑部件。如图4所示。 图4 进位产生传播逻辑图 由此可推得用进位函数和表示的和与进位的逻辑公式 =+ (1) = (2) 2.1　4位超前进位加法器 由(1)式可得 =+ =+=++ =+=+++ = ++++ 其逻辑图如图5所示。 图5 四位超前加法器的进位部件逻辑图 按表2，当全加器的输入均取反码时，它的输出也均取反码。据此，可把他们以“与非”，“或非”，与或非“形式改写成如下形式： 由(2)式可得求和部件逻辑图。如图6所示。 图6 四位求和部件逻辑图 从图5中可看到，所有位产生的